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J-GLOBAL ID：200903077120452515

メモリ回路/ロジック回路集積システム

Inventor：
大石 司

About 大石 司


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1999020346
Publication number (International publication number)：2000223661
Application date： Jan. 28, 1999
Publication date： Aug. 11, 2000
Summary：
【要約】【課題】 メモリ回路のメモリ容量や入出力仕様の変更が容易なメモリ回路/ロジック回路集積システムを提供する。【解決手段】 ロジック回路3000にメモリ回路1000をフリップチップ構成で接続する。メモリ回路は、複数のチップに渡っての受けられたインターフェース層1200によって、ロジック回路との電気的接続をとる。インターフェース1200のパターン変更のみで、ロジック回路3000に接続するメモリの容量を容易に変更可能で、メモリ回路/ロジック回路集積システムの開発期間が短縮される。
Claim (excerpt)：
第1の半導体基板の第1の主表面に形成されるロジック回路チップを備え、前記ロジック回路チップは、外部との電気的インターフェースを取るための複数の第1の入出力パッドを含み、第2の半導体基板の第2の主表面上に分離可能な間隔を有するように形成される複数のメモリ回路のうちから一体として分離され、少なくとも2つの前記メモリ回路を含むメモリチップをさらに備え、前記メモリチップは、最表面に設けられる絶縁層と、前記絶縁層の直下に、前記メモリ回路に共通に設けられるインターフェース配線層を含み、前記インターフェース配線層は、前記メモリ回路のそれぞれの入出力ノードを接続する配線部と、外部との電気的インターフェースを取るために、前記絶縁層の開口部に対応する位置に設けられる複数の第2の入出力パッド部とを有し、前記ロジック回路チップの第1の主表面と前記メモリチップの第2の主表面とを対向させた状態で、前記複数の第1の入出力パッドと対応する前記第2の入出力パッド部とをそれぞれ接続する複数の接続部材とを備える、メモリ回路/ロジック回路集積システム。
IPC (4)：
H01L 27/04 ,  H01L 21/822 ,  G11C 11/401 ,  G11C 29/00 603
FI (4)：
H01L 27/04 U ,  G11C 29/00 603 D ,  G11C 11/34 371 K ,  G11C 11/34 371 D
F-Term (23)：
5B024AA15 ,  5B024BA29 ,  5B024CA16 ,  5B024CA17 ,  5B024CA21 ,  5F038BE07 ,  5F038CA05 ,  5F038CA15 ,  5F038CA16 ,  5F038DF05 ,  5F038DF11 ,  5F038DF17 ,  5F038DT14 ,  5F038EZ04 ,  5F038EZ11 ,  5F038EZ20 ,  5L106AA01 ,  5L106CC16 ,  5L106CC17 ,  5L106EE02 ,  5L106FF04 ,  5L106FF05 ,  5L106GG06
Patent cited by the Patent：
Cited by examiner (2)

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