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J-GLOBAL ID：200903077155294122

情報処理方式

Inventor： 斉藤 敏満 ,  儘田 徹
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992173099
Publication number (International publication number)：1993324286
Application date： Jun. 30, 1992
Publication date： Dec. 07, 1993
Summary：

【要約】【目的】 CPUが特別の制御なくアクセスできる記憶領域を有効に利用すること及び複数の異なる仕様のコンピュータのOSを共通化することである。【構成】 IRTルーチン等のシステム制御ルーチンのうち通常使用される部分をCPUのアドレス空間内にある第1のメモリ25に格納し、システム制御ルーチンのうち通常使用されない部分をCPUのアドレス空間の外に割り付けられた第2のメモリ31に格納する。切り替えスイッチ27は通常状態では、第1のメモリ25をバス11に接続し、CPU13の制御に応じて第2のメモリ31をバス11に接続する。CPU13は通常使用しない制御処理ルーチンを実行する際には、切り替えスイッチ27を制御して第2のメモリ31をバスに接続して、第2のメモリ31に格納された制御ルーチンを処理する。また、OSのうち個々のコンピュータの仕様に応じて異なる部分を第2のメモリ31に記憶させて、外部から供給するOSを複数機種で共通化してもよい。

Claim (excerpt)：

システム制御ルーチンに基づき、コンピュータシステムの制御を司るCPUと、前記CPUのアドレス空間内に割り当てられ、前記システム制御ルーチンの一部を記憶した第1の記憶手段と、前記CPUのアドレス空間外に割り当てられ、前記制御ルーチンの他の一部を記憶した第2の記憶手段と、前記CPUが前記第2の記憶手段を直接アクセスできるように、前記第2の記憶手段を制御する制御手段と、前記システム制御処理ルーチンを第1の記憶手段と第2の記憶手段へ分けて格納し、必要に応じて制御機構により第2の記憶手段をCPUによりアクセス可能に制御して、第2の記憶手段に格納された制御処理ルーチンを処理する手段、を備えることを特徴とする情報処理方式。

IPC (2)：

G06F 9/06 410 ,  G06F 12/02 520

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭58-039344
  
• 特開昭63-198141