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J-GLOBAL ID：200903077176261550
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1996073465
Publication number (International publication number)：1997266196
Application date： Mar. 28, 1996
Publication date： Oct. 07, 1997
Summary：
【要約】【課題】 セルフアラインコンタクトのオフセット絶縁膜2加工等における、寸法変換差ΔCDを低減しうる、高精度の半導体装置の製造方法を提供する。【解決手段】 レジストマスク6の側壁面の角度θを制御し、レジストマスク6の幅の後退や、側壁堆積ポリマの付着を防止する。【効果】 レジストマスク6のパターン幅に忠実なオフセット絶縁膜5パターンの加工ができる。このためゲート電極の加工幅も正確なものとなる。したがって、セルフアラインコンタクトの底部も開口幅を正確に制御でき、高集積度の半導体装置を高精度にかつ再現性良く製造することが可能となる。
Claim (excerpt)：
被エッチング材料層上に形成されたレジストマスクをエッチングマスクとし、フッ化炭素系ガスを含むエッチングガスにより、前記被エッチング材料層をエッチングする工程を有する半導体装置の製造方法において、前記被エッチング材料層表面と、前記レジストマスクの内側から前記レジストマスクの側壁面とが挟んでなす角度θは、前記エッチングにより、前記レジストマスクの線幅が後退する角度を超えるものであるとともに、前記エッチングにより、前記レジストマスクの側壁にフッ化炭素系ポリマが堆積する角度未満であることを特徴とする半導体装置の製造方法。
IPC (2)：
FI (3)：
H01L 21/302 J
, C23F 4/00 E
, C23F 4/00 A
