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J-GLOBAL ID：200903077241193789
半導体記憶装置
Inventor：
Applicant, Patent owner：
Agent (1)：
伊丹 勝
Gazette classification：公開公報
Application number (International application number)：1992325945
Publication number (International publication number)：1994150691
Application date： Nov. 11, 1992
Publication date： May. 31, 1994
Summary：
【要約】【目的】 チップ面積の増大やコスト増大を伴うことなく、不良チップ救済を可能としたマスクROMを提供することを目的とする。【構成】 複数のメモリトランジスタMijが縦続接続されてNAND型セルブロックB1 ,B2 ,...が構成され、各セルブロックが二つの選択ゲートMOSトランジスタ(S11,S12),(S21,S22),...を介してビット線BLに接続され、チャネルイオン注入によって、メモリトランジスタMijを選択的にD型にすることによりデータが書かれる。各セルブロックB1 ,B2 ,...の二つの選択ゲートMOSトランジスタ(S11,S12),(S21,S22),...の一方はE型,他方はD型に設定されるが、オール“0”データが書かれるセルブロックB4 について、二つの選択ゲートMOSトランジスタ(S41,S42)を共にE型とする。
Claim (excerpt)：
メモリMOSトランジスタが複数個ずつ縦続接続されてNAND型セルブロックが構成され、各NAND型セルブロックが二つの選択ゲートMOSトランジスタを介してビット線に接続されてメモリセルアレイが構成され、マスクを用いたチャネルイオン注入によって、各メモリMOSトランジスタをエンハンスメント型またはデプレション型のいずれかに設定することにより固定的にデータ書込みがなされ、各NAND型セルブロックの二つの選択ゲートMOSトランジスタの一方をエンハンスメント型,他方をデプレション型に設定することにより隣接するNAND型セルブロックに選択性が与えられる半導体記憶装置において、全てのメモリMOSトランジスタがエンハンスメント型となるデータが書かれるNAND型セルブロックについて、二つの選択ゲートMOSトランジスタを共にエンハンスメント型としたことを特徴とする半導体記憶装置。
IPC (2)：
G11C 29/00 301
, G11C 17/12
