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J-GLOBAL ID：200903077267767678

半導体装置の製造方法

Inventor： 布藤 渉
Applicant, Patent owner： 富士通株式会社
Agent (1)： 北野 好人
Gazette classification：公開公報
Application number (International application number)：1993281031
Publication number (International publication number)：1995135308
Application date： Nov. 10, 1993
Publication date： May. 23, 1995
Summary：

【要約】 (修正有)【目的】 スルー膜を繰り返し形成する必要をなくして製造工程数を削減すると共に、オーバエッチングにより半導体基板が掘られたりダメージが生ずるのを最小限に止め、加えて、コンタクトホールのパターニングの位置ずれが生じた場合にも補償イオン注入を必要としないことで、コスト低減や、信頼性及び性能の向上を確保することができる半導体装置の製造方法を提供する。【構成】 半導体基板11上にゲート電極12を形成するゲート電極形成工程と、次いで、ゲート電極12を含む半導体基板11上に窒化膜(第一絶縁膜)19を成膜する窒化膜成膜工程と、窒化膜19成膜後、窒化膜19を介してイオン注入を行うイオン注入工程と、イオン注入後、窒化膜19上に絶縁膜(第二絶縁膜)20を成膜する絶縁膜成膜工程と、絶縁膜20を窒化膜19に対し選択的にエッチングする絶縁膜除去工程とを有する。

Claim (excerpt)：

半導体基板上にゲート電極を形成するゲート電極形成工程と、次いで、前記ゲート電極を含む前記半導体基板上に第一絶縁膜を成膜する第一絶縁膜成膜工程と、前記第一絶縁膜成膜工程後、前記第一絶縁膜を介してイオン注入を行うイオン注入工程と、前記イオン注入工程後、前記第一絶縁膜上に第二絶縁膜を成膜する第二絶縁膜成膜工程と、前記第二絶縁膜を前記第一絶縁膜に対し選択的にエッチングする第二絶縁膜除去工程とを有することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 29/78 ,  H01L 21/336