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J-GLOBAL ID：200903077371244172

2レベルのポリシリコンEEPROMメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたEEPROM記憶回路、EEPROMメモリ・セル及びそのプログラミング方法

Inventor： フェデリコ・ピオ ,  カルロ・リーバ
Applicant, Patent owner： エスジーエス-トムソン・マイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータ
Agent (1)： 曾我 道照 (外6名)
Gazette classification：公開公報
Application number (International application number)：1994022818
Publication number (International publication number)：1995045730
Application date： Feb. 21, 1994
Publication date： Feb. 14, 1995
Summary：

【要約】【目的】 トンネル酸化物の劣化を低減しながら記憶回路の信頼性及び寿命を増大する。【構成】 選択トランジスタ14と直列接続され且つ浮動ゲート12の上層にある制御ゲート15及びこれらゲート間の誘電層11を有する浮動ゲート・トランジスタを備えたタイプの2レベルのポリシリコンEEPROMメモリ・セルであって、n-型領域18及びn+型領域19から成る領域10を有している。

Claim (excerpt)：

選択トランジスタと直列接続され且つ浮動ゲートの上層にある制御ゲート及びこれらゲート間の誘電層を有する浮動ゲート・トランジスタを備えたタイプの2レベルのポリシリコンEEPROMメモリ・セルにおいて、前記セル形成トランジスタは、それぞれドレイン及びソース活性領域を含み、各領域が異なる少なくとも2つの濃度を持つ1つの同一ドーパントの2重注入で形成された領域として形成されることを特徴とするメモリ・セル。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭64-081272
  
• 特開平4-123471