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J-GLOBAL ID：200903077446067891

導電性基板上の半導体結晶層に形成されたトランジスタの特性解析用回路および特性解析方法

Inventor： 後藤 光彦 ,  藍郷 崇 ,  森谷 明弘
Applicant, Patent owner： 新日本製鐵株式会社
Agent (1)： 八田 幹雄
Gazette classification：公開公報
Application number (International application number)：1993229152
Publication number (International publication number)：1995083991
Application date： Sep. 14, 1993
Publication date： Mar. 31, 1995
Summary：

【要約】【目的】 誤差が小さく、また、トランジスタの本質的な部分の特性と、導電性基板を用いていることによる影響とを分離して解析することができるトランジスタの特性解析用回路および特性解析方法を提供すること。【構成】 従来の小信号線形等価回路に加えて、ゲート端子と接地電位間に直列に接続された容量(Cgp)と抵抗(Rgp)と、ドレイン端子と接地電位間に直列に接続された容量(Cdp)と抵抗(Rdp)と、容量(Cds)に直列に挿入された抵抗(Rsub)とを具備する。また、この回路の各回路定数を、S-パラメータの測定値に対して最も誤差が小さくなるように決定する。

Claim (excerpt)：

ゲート端子と接地電位間に直列に接続された容量(Cgp)と抵抗(Rgp)と、ゲート端子に接続された、直列に接続されたインダクタンス(Lg)と抵抗(Rg)と、ソース端子に接続された、直列に接続されたインダクタンス(Ls)と抵抗(Rs)と、ドレイン端子に接続された、直列に接続されたインダクタンス(Ld)と抵抗(Rd)と、ドレイン端子と接地電位間に直列に接続された容量(Cdp)と抵抗(Rdp)と、該直列に接続されたインダクタンス(Lg)と抵抗(Rg)のゲート端子に接続されていない側に接続された、並列に接続された容量(Cgs)と抵抗(Rgs)と、前記直列に接続されたインダクタンス(Lg)と抵抗(Rg)のゲート端子に接続されていない側と、該直列に接続されたインダクタンス(Ld)と抵抗(Rd)のドレイン端子に接続されていない側との間に接続された、直列に接続された容量(Cgd)と抵抗(Rgd)と、該並列に接続された容量(Cgs)と抵抗(Rgs)の、前記直列に接続されたインダクタンス(Lg)と抵抗(Rg)の接続されていない側と、該直列に接続されたインダクタンス(Ls)と抵抗(Rs)のソース端子に接続されていない側との間に接続された、抵抗(Rin)と、前記直列に接続されたインダクタンス(Ld)と抵抗(Rg)のドレイン端子に接続されていない側と、前記直列に接続されたインダクタンス(Ls)と抵抗(Rs)のソース端子に接続されていない側との間に並列に接続された、電流値が前記直列に接続されたインダクタンス(Lg)と抵抗(Rg)のゲート端子に接続されていない側に接続された容量(Cgs)の両端電圧に比例する電流源(Gm)と、抵抗(Rds)と、直列に接続された容量(Cds)と抵抗(Rsub)とを具備することを特徴とする導電性基板上の半導体結晶層に形成されたトランジスタの特性解析用回路。

IPC (3)：

G01R 31/26 ,  G05B 17/00 ,  H01L 21/66