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J-GLOBAL ID：200903077468509553

貼り合わせ半導体基板及びその製造方法

Inventor： 西畑 秀樹
Applicant, Patent owner： 住友金属工業株式会社
Agent (1)： 押田 良久 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998026173
Publication number (International publication number)：1999224870
Application date： Feb. 06, 1998
Publication date： Aug. 17, 1999
Summary：

【要約】【目的】 簡易な方法で未接着部が除去形成された貼り合わせ半導体基板及びその製造方法を提供すること。【構成】 第1の半導体基板1と第2の半導体基板2の鏡面同士を貼り合せる工程と、熱処理工程と、前記熱処理工程後、研削・研磨等により活性層となる面の半導体基板を薄膜化する工程とを備えた貼り合わせ半導体基板の製造方法において、前記第1及び第2の半導体基板1,2間に、誘電体層1aを介在させて貼り合わせ、その後、研削・エッチング手段を用いることなく、前記貼り合わせ半導体基板3の周辺部の未接着部3aを、粘着材を塗布したローラ7等によって除去した貼り合わせ半導体基板5及びその製造方法である。

Claim (excerpt)：

少なくとも一方の面が鏡面研磨されている第1の半導体基板と、同様に少なくとも一方の面が鏡面研磨されている第2の半導体基板の鏡面同士を貼り合せる貼り合わせ工程と、熱処理工程と、前記熱処理工程後、少なくとも研削・研磨手段を用いて貼り合わせた片方の面の半導体基板を薄膜化する工程を備えた貼り合わせ半導体基板の製造方法において、前記薄膜化工程後に、前記貼り合わせ半導体基板の周辺部の未接着部に粘着性物質を当接させ、その後、前記粘着性物質を離脱させて、前記未接着部を除去する工程を備えていることを特徴とする貼り合わせ半導体基板の製造方法。

IPC (2)：

H01L 21/304 622 ,  H01L 21/02

FI (2)：

H01L 21/304 622 W ,  H01L 21/02 B