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J-GLOBAL ID：200903077559338182

冗長素子を備える集積回路チップ、マルチプロセッサおよびその製法

Inventor： ロバート ピー.マスリード ,  グレゴリー エス.スコット
Applicant, Patent owner： 富士通株式会社
Agent (1)： 石田 敬 (外4名)
Gazette classification：公開公報
Application number (International application number)：2001166161
Publication number (International publication number)：2002064145
Application date： Jun. 01, 2001
Publication date： Feb. 28, 2002
Summary：

【要約】【課題】 チップの製造歩留りを大幅に改善させた集積回路チップを提供する。【解決手段】 マルチプロセッサの集積回路である。このマルチプロセッサチップは、シリコンオンインシュレーター領域上に形成されたマイクロプロセッサおよびチップのバルク領域上に形成されたダイナミックランダムアクセスメモリレベル2またはレベル3キャッシュメモリを有する。欠陥マイクロプロセッサまたは欠陥レベル2またはレベル3キャッシュメモリをバイパスするためのプログラマブルセレクタ回路を信号バスに含み、レベル2またはレベル3キャッシュメモリにマイクロプロセッサを結合させるための信号バスを有する冗長なアーキテクチャが含まれる。

Claim (excerpt)：

冗長素子を備える集積回路チップにおいて、基板ダイと、各々データインタフェースを有する前記基板ダイ内に配置された複数のマイクロプロセッサと、複数のキャッシュメモリであって、該キャッシュメモリにアクセスするため少なくとも1つのメモリインタフェースを有する、前記基板ダイ内に配置された複数のキャシュメモリと、情報を処理するために使用される前記複数のマイクロプロセッサのサブセットを選択するために、各選択されたマイクロプロセッサのデータインタフェースを1つの選択された前記キャッシュメモリのメモリインタフェースにリンクするプログラマブルセレクタ回路を含む、前記基板ダイ内に配置された信号バスと、を含んでなる集積回路チップ。

IPC (8)：

H01L 21/822 ,  G06F 11/20 310 ,  G06F 12/08 513 ,  G06F 12/08 553 ,  G06F 12/16 310 ,  G06F 15/16 640 ,  H01L 27/04 ,  H01L 27/12

FI (7)：

G06F 11/20 310 A ,  G06F 12/08 513 ,  G06F 12/08 553 Z ,  G06F 12/16 310 P ,  G06F 15/16 640 B ,  H01L 27/12 L ,  H01L 27/04 U

F-Term (23)：

5B005KK22 ,  5B005MM05 ,  5B005UU16 ,  5B018GA06 ,  5B018HA21 ,  5B018HA35 ,  5B018KA13 ,  5B018MA03 ,  5B018NA02 ,  5B034AA04 ,  5B034CC01 ,  5B034CC02 ,  5B034DD05 ,  5B045DD12 ,  5B045JJ26 ,  5B045KK08 ,  5F038CD07 ,  5F038DF04 ,  5F038DF05 ,  5F038DF11 ,  5F038DF12 ,  5F038EZ06 ,  5F038EZ20