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J-GLOBAL ID：200903077572486220
半導体記憶装置およびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993107852
Publication number (International publication number)：1994318680
Application date： May. 10, 1993
Publication date： Nov. 15, 1994
Summary：
【要約】【目的】半導体記憶装置において、ワード線を半導体基板に埋め込むことで、メモリセル部と周辺回路部の段差を小さくする。【構成】シリコン基板1に第1の溝を形成し、絶縁物3を埋め込んで素子分離領域を形成した後、更にシリコン基板1に第2の溝を形成し、第2の溝の中にワード線6l,...を埋め込んでスイッチングトランジスタを形成した後、多結晶シリコンの第1の電極11l,...を形成し、容量絶縁膜12を介して多結晶シリコンの第2の電極13を形成し、メモリセルを形成する。
Claim (excerpt)：
第1導電型半導体基板の表面部に形成された第1の溝および前記第1の溝を充填する絶縁物からなる素子分離構造体と、前記素子分離構造体で区画された前記第1導電型半導体基板および前記素子分離構造体に設けられた第2の溝と、前記第2の溝の表面で前記半導体基板に被着されたゲート絶縁膜、前記第2の溝の底面で前記ゲート絶縁膜を被覆するゲート電極および前記第2の溝の少なくとも側面を含む領域に前記溝を挟んで形成された一対の第2導電型拡散層からなる絶縁ゲート電界効果トランジスタと、前記第1の溝および第2の溝を覆って形成された第1の層間絶縁膜を選択的に被覆し前記第2導電型拡散層の一方に接続されるビット線と、前記第1の層間絶縁膜およびビット線を覆って形成された第2の層間絶縁膜を選択的に被覆し、前記第2導電型拡散層の他方に接続される第1の電極、前記第1の電極を被覆する容量絶縁膜および前記容量絶縁膜を覆う第2の電極からなるキャパシタとを有することを特徴とする半導体記憶装置。
FI (2)：
H01L 27/10 325 C
, H01L 27/10 325 N
