半導体装置及びその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：京本直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000295904
Publication number (International publication number)：2002110816
Application date： Sep. 28, 2000
Publication date： Apr. 12, 2002
Summary：

【要約】 (修正有)【課題】DRAMのセルトランジスタの閾値電圧に適応する仕事関数を持つメタルを使用した場合、混載する周辺回路の低い閾値電圧を達成するために、チャネルドーパント濃度を薄くすると、周辺回路の短チャネル耐性の劣化をもたらし、周辺回路のスケーリングが困難になるという問題を発生する。【解決手段】DRAMのセルトランジスタ103のゲート電極がメタル15で構成されるため、ゲートの低抵抗化により、メモリ機能への読み書き速度が向上し、周辺回路101,102のゲート電極はポリシリコン7・メタル15の積層ゲート構造であるため、従来と同様に、短チャネル効果を防止するためのある程度高濃度のチャネルドーパント分布が使用できる。

Claim (excerpt)：

半導体基板、前記半導体基板表面に形成されたゲート絶縁膜、前記ゲート絶縁膜の上に形成されたゲート電極とから構成される電界効果トランジスタにおいて、前記電界効果トランジスタは、第1の電界効果トランジスタ及び第2の電界効果トランジスタを含み、前記第1の電界効果トランジスタの第1のゲート電極が、半導体基板表面の第1のゲート絶縁膜に接する第1の半導体及びその上の少なくとも1種類以上の金属材料からなる第1の金属膜により構成され、前記第2の電界効果トランジスタの第2のゲート電極が、半導体基板表面の第2のゲート絶縁膜に接し、少なくとも1種類以上の金属材料からなる第2の金属膜から構成されることを特徴とする半導体装置。

IPC (4)：

H01L 21/8238 , H01L 27/092 , H01L 21/8242 , H01L 27/108

FI (3)：

H01L 27/08 321 D , H01L 27/10 321 , H01L 27/10 681 F

F-Term (18)：

5F048AB01 , 5F048AB03 , 5F048AC01 , 5F048AC03 , 5F048BA01 , 5F048BB05 , 5F048BB08 , 5F048BB09 , 5F048BB12 , 5F048BB15 , 5F048BE03 , 5F083AD01 , 5F083GA02 , 5F083GA05 , 5F083JA35 , 5F083JA40 , 5F083PR40 , 5F083ZA05

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