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J-GLOBAL ID：200903077672744120

バッファ制御方式

Inventor： 奥田 將人 ,  須藤 俊之 ,  石原 智宏 ,  草柳 道夫
Applicant, Patent owner： 富士通株式会社
Agent (1)： 大菅 義之 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995179259
Publication number (International publication number)：1997036912
Application date： Jul. 14, 1995
Publication date： Feb. 07, 1997
Summary：

【要約】【目的】 セルの優先制御処理およびシェイピング処理を小さなハードウェア構成で同時に実現する。【構成】 セル43をセルバッファ26の空き領域に書き込む。セル43が優先セルであり、その出力予定時刻がタイムスロット16である場合、優先セル用エントリメモリ31のタイムスロット16にセル43を書き込んだセルバッファ26上のアドレスを設定する。タイムスロット16に格納されているセルを読み出す時刻になると、タイムスロット16に設定されているアドレスを出力リストチェインに書き込み、そのアドレスからセルを読み出す。バッファ26の空き領域は、フリーリストチェインを用いて管理する。

Claim (excerpt)：

転送データと該転送データに付加された制御情報とからなり優先度情報が設定された固定長パケットを上記制御情報に基づいてルーティングするネットワークにおけるバッファ制御方式において、入力された固定長パケットを格納する格納手段と、上記固定長パケットの制御情報に基づいて出力時刻を決定し、その固定長パケットに対する出力時刻情報を生成する出力時刻決定手段と、上記固定長パケットに対して設定されている優先度を識別し、その固定長パケットに対する優先度情報を生成する識別手段と、上記出力時刻情報および優先度情報に基づいて、上記格納手段への固定長パケットの書込み処理および上記格納手段からの固定長パケットの読出し処理を制御する制御手段と、を有することを特徴とするバッファ制御方式。

IPC (3)：

H04L 12/56 ,  H04L 12/28 ,  H04Q 3/00

FI (3)：

H04L 11/20 102 B ,  H04Q 3/00 ,  H04L 11/20 D