Pat

J-GLOBAL ID：200903077720850980

半導体装置の実装方法および実装構造

Inventor： 村上 朝夫
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996192150
Publication number (International publication number)：1997097816
Application date： Jul. 22, 1996
Publication date： Apr. 08, 1997
Summary：

【要約】【課題】 接続不良を防止するとともに、良好な接続状態を長時間維持する。【解決手段】 半導体素子105は、少なくともその一表面に複数の尖状のテール106を有するバンプ電極107が備えられている。一方、回路基板101は、内層回路102を有する積層構造により形成され、基板101上には実装用パッド103が形成されている。実装用パッド103は、凹部を有し、該凹部の底面110が内層回路102の一部と接触している。また、基板101上には封止樹脂109が予め備えられている。バンプ電極107を実装用パッド103の凹部底面110に押しつけて、バンプ電極107と実装用パッド103との接触部分が、点から面に徐々に拡大していくように、テール106を変形させる。テール106が十分に変形された後、封止樹脂109を硬化させる。

Claim (excerpt)：

複数の突起電極を備える半導体装置を、実装用パッドが形成された基板に実装する方法であって、前記基板上の半導体装置が実装される領域上に、前記突起電極と前記実装用パッドとを接触させる前に、封止樹脂を予め供給し、前記突起電極を前記実装用パッドに押しつけて、前記突起電極の先端を該突起電極と前記実装用パッドとの接触面積が点から面に拡大するように変形させた後、前記封止樹脂を硬化させることを特徴とする半導体装置の実装方法。

IPC (3)：

H01L 21/60 311 ,  H01L 21/60 ,  H05K 3/32

FI (3)：

H01L 21/60 311 S ,  H01L 21/60 311 Q ,  H05K 3/32 C