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J-GLOBAL ID：200903077962726826

半導体集積回路装置およびその製造方法

Inventor： 橋詰 勝彦 ,  安岡 秀記
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：2000274953
Publication number (International publication number)：2002094049
Application date： Sep. 11, 2000
Publication date： Mar. 29, 2002
Summary：

【要約】【課題】 半導体集積回路装置の製造工程数を増大させることなくパワーMISFETのオン抵抗の低減とパワーMISFETの耐圧の低下防止を同時に実現する。【解決手段】 ソース電極21Kとバックゲート電極21Lとをそれぞれ別のコンタクトホール20K、20Lから取り出すことにより、ソース電極21Kはp型ウェル9内のn+型半導体領域17E(ソース領域)に電気的に接続し、バックゲート電極21Lはp型ウェル9内のp+型半導体領域18Fに電気的に接続する。また、n+型半導体領域17Eとp+型半導体領域18Fとを離間して形成する。

Claim (excerpt)：

半導体基板上にパワーMISFETが設けられた半導体集積回路装置であって、前記パワーMISFETは前記半導体基板内に形成された第2導電型の第1ウェル領域と、前記半導体基板内に形成された第1導電型の第2ウェル領域と、前記第1ウェル領域内に形成された第1導電型の第1半導体領域と、前記第1ウェル領域内に形成された第2導電型の第2半導体領域と、前記第2ウェル領域上内形成された第1導電型の第3半導体領域と、前記第1半導体領域に電気的に接続された第1電極と、前記第2半導体領域に電気的に接続された第2電極と、前記第3半導体領域と電気的に接続された第3電極と、前記第1ウェル領域および前記第2ウェル領域に電気的に接続された第4電極とを有し、前記第1半導体領域と前記第2半導体領域とは離間して配置されていることを特徴とする半導体集積回路装置。

IPC (5)：

H01L 29/78 ,  H01L 21/8249 ,  H01L 27/06 ,  H01L 21/8234 ,  H01L 27/088

FI (3)：

H01L 29/78 301 D ,  H01L 27/06 321 A ,  H01L 27/08 102 A

F-Term (57)：

5F040DA00 ,  5F040DA22 ,  5F040DB02 ,  5F040DB03 ,  5F040DB07 ,  5F040DC01 ,  5F040EB01 ,  5F040EB20 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EC18 ,  5F040EC19 ,  5F040EC22 ,  5F040ED09 ,  5F040EE01 ,  5F040EF01 ,  5F040EF02 ,  5F040EF06 ,  5F040EF07 ,  5F040EF11 ,  5F040EF18 ,  5F040EH02 ,  5F040EH08 ,  5F040EK01 ,  5F040EK02 ,  5F040FA05 ,  5F048AA05 ,  5F048AA08 ,  5F048AA10 ,  5F048AB10 ,  5F048AC03 ,  5F048AC06 ,  5F048AC07 ,  5F048BA01 ,  5F048BB01 ,  5F048BB02 ,  5F048BB03 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC01 ,  5F048BC03 ,  5F048BC06 ,  5F048BC19 ,  5F048BC20 ,  5F048BD01 ,  5F048BE03 ,  5F048BF01 ,  5F048BF02 ,  5F048BF16 ,  5F048BF17 ,  5F048BG12 ,  5F048BH07 ,  5F048DA06 ,  5F048DA08 ,  5F048DA25