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J-GLOBAL ID：200903078104676396
半導体素子のゲート電極の形成方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
中川 周吉 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994281936
Publication number (International publication number)：1995283411
Application date： Nov. 16, 1994
Publication date： Oct. 27, 1995
Summary：
【要約】【目的】本発明はタングステンシリサイドの形成時、ポリシリコン層のグレイン境界面を通ってゲート酸化膜へ拡散するフッ素の浸透を防止するために、ポリシリンコン層をグレイン(grain) サイズが異なる2重層として形成させ、上下層ポリシリコン層の接触面でグレイン境界面が不連続性を有するようにすることによって、フッ素の拡散経路を遮断しゲート酸化膜を保護することのできるゲート電極を形成する方法を提供することにその目的がある。【構成】本発明は第1ポリシリコン層を形成したのち、熱処理し、グレインサイズを大きくし、第1ポリシリコン層の上部に第2ポリシリコン層を形成したのち、熱処理し、第1ポリシリコン層のグレインサイズと異なるグレインサイズになるようにし、第2ポリシリコン層の上部にタングステンシリサイド層を形成したのちマスク工程によってパターニングし、ゲート電極を形成する。
Claim (excerpt)：
半導体素子のゲート電極の形成方法において、シリコン基板上にゲート酸化膜と、第1ポリシリコン層を順次に形成する段階と、前記の第1ポリシリコン層を熱処理しグレインサイズを大きくする段階と、前記の熱処理された第1ポリシリコン層の上部に第2ポリシリコン層を形成する段階と、前記の第2ポリシリコン層を熱処理し、グレインサイズを大きくする段階と、前記の熱処理された第2ポリシリコン層の上部にタングステンシリサイド層を形成する段階と、前記タングステンシリサイド層,第2及び第1ポリシリコン層をマスク工程によってパターニングしゲート電極を形成する段階からなされたことを特徴とする半導体素子のゲート電極の形成方法。
IPC (2)：
H01L 29/78
, H01L 21/28 301
