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J-GLOBAL ID：200903078389008065

直並列変換回路

Inventor： 中尾 憲司
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1993145885
Publication number (International publication number)：1995007438
Application date： Jun. 17, 1993
Publication date： Jan. 10, 1995
Summary：

【要約】【目的】 直並列変換回路において、ノイズの混入を検出したとき、誤った変換結果を出力しないで前の結果を保持できるものを得る。【構成】 シフトレジスタ200によりスタート信号をシフトし、シフトレジスタ200の並列出力信号によりイネーブルとなるレジスタ201により、直並列変換すべきデータをラッチし、デコーダ207によりシフトレジスタ200からの並列出力パルスが正しくかつデータロード信号がイネーブル状態となった時を検出し、デコーダ207検出出力によりイネーブルとなるレジスタ202によりレジスタ201出力を含むデータをラッチしパラレルデータに変換する。

Claim (excerpt)：

直並列変換すべき各サイクルのシリアルデータの先頭を示すスタート信号をクロックに同期してシフトするシフトレジスタと、該シフトレジスタに含まれる記憶手段の出力信号によりイネーブルとなり、上記直並列変換すべき各サイクルに含まれるシリアルデータを上記クロックに同期してラッチする第1のレジスタと、上記シフトレジスタから出力されるパルス、及び並列出力すべきデータをロードする旨のデータロード信号に基づいてロードイネーブル信号を出力するデコーダと、上記ロードイネーブル信号によりイネーブルとなり上記第1のレジスタの出力及び上記シリアルデータをラッチしてパラレルデータに変換して出力する第2のレジスタとを備えたことを特徴とする直並列変換回路。