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J-GLOBAL ID：200903078556694090
半導体記憶装置
Inventor：
,
Applicant, Patent owner：
Agent (1)：
深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1991182301
Publication number (International publication number)：1993028764
Application date： Jul. 23, 1991
Publication date： Feb. 05, 1993
Summary：
【要約】【構成】 データ読出しおよびデータ書込みのために共通に設けられる2本のI/O線IOおよび/IOと、これらのI/O線間の電位差を増幅して読出データ信号を得る増幅回路510とを有するDRAMにおいて、これら2本のI/O線間に、各々がダイオード接続された2つのMOSトランジスタの並列接続回路を含む検知回路80及び82と、データ読出時にのみ導通するスイッチ回路81とによって構成される電位差制御回路8が設けられる。【効果】 データ読出時における2本のI/O線間の電位差の最大値がMOSトランジスタのしきい値電圧の数倍程度に制御されるので、データ読出時にこれらのI/O線をイコライズするのに要する時間が短縮される。この結果、増幅回路510の出力電位φout がメモリセルMCの記憶データに応じた電位に変化する際の変化速度が向上し、アクセスタイムが短縮される。
Claim (excerpt)：
複数の列および複数の行に配列され、かつ、各々がデータを記憶する複数のメモリセルと、前記複数の行のうちの1つを選択する行選択手段と、前記複数の列のうち1つを選択する列選択手段と、外部とのデータ授受を担う第1および第2のデータ線と、前記複数の列に対応して設けられ、各々が、第1および第2のビット線を含む、複数のビット線対と、前記行選択手段によって選択された行の各メモリセルの記憶データに応じて、対応する前記第1および第2のビット線を互いに相補な電位に強制する手段と、前記強制手段による強制終了後に、列選択手段により選択された列に対応する第1および第2のビット線をそれぞれ前記第1および第2のデータ線に一定期間電気的に接続する接続手段と、前記接続手段によって前記対応する第1および第2のビット線がそれぞれ前記第1および第2のデータ線に電気的に接続されるまで、前記第1のデータ線と前記第2のデータ線とを等電位にするイコライズ手段と、前記接続手段によって前記対応する第1および第2のビット線がそれぞれ前記第1および第2のデータ線に電気的に接続されている期間、前記第1のデータ線の電位と前記第2のデータ線の電位との差を所定の値以内に制御する制御手段と、前記接続手段によって前記対応する第1および第2のビット線がそれぞれ前記第1および第2のデータ線に電気的に接続されてから前記一定期間経過後に、前記第1のデータ線と前記第2のデータ線との間の電位差を増幅して、前記選択されたメモリセルの記憶データに応じたレベルの電圧を出力する増幅手段とを備えた、半導体記憶装置。
Patent cited by the Patent：
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