Pat
J-GLOBAL ID：200903078690291945
半導体装置とその製造方法
Inventor：
,
,
Applicant, Patent owner：
Agent (1)：
松隈 秀盛
Gazette classification：公開公報
Application number (International application number)：1998237438
Publication number (International publication number)：2000068516
Application date： Aug. 24, 1998
Publication date： Mar. 03, 2000
Summary：
【要約】【課題】 小なる占有面積をもって大なるチャネル幅を得ることができるようにしてカットオフ周波数を高めることができるようにする。【解決手段】 半導体12上に、柱状半導体2が形成され、その全周面にゲート絶縁層13gを形成し、その外周面にゲート導電層14を形成する。また、これら柱状半導体を埋込む埋込み絶縁層17を形成し、この埋込み絶縁層17上に、ゲート導電層14に連接するゲート電極取出し導電層18を形成する。ゲート電極取出し導電層を埋込んで埋込み絶縁層17上に、表面絶縁層19を形成し、コンタクト孔を形成してゲート電極取出し導電層18上と、柱状半導体2の上端と基部とのソースないしはドレイン領域に、ソースないしはドレイン電極をコンタクトし、柱状半導体2の周面にチャネルを形成することによって幅広のチャネルが形成されるようにして、コンダクタンスの低減化、カットオフ周波数の向上をはかる。
Claim (excerpt)：
半導体上に、柱状半導体が形成され、該柱状半導体の全周面にゲート絶縁層が形成され、該ゲート絶縁層の外周面にゲート導電層が形成され、上記柱状半導体および上記ゲート導電層の外周にこれら柱状半導体およびゲート導電層を埋込むように形成され、かつ上記柱状半導体および上記ゲート導電層の各上端を外部に露呈する埋込み絶縁層が形成され、該埋込み絶縁層上に、上記ゲート導電層に連接するゲート電極取出し導電層が形成され、該ゲート電極取出し導電層を埋込んで上記埋込み絶縁層上に、表面絶縁層が形成され、該表面絶縁層の上記ゲート電極取出し導電層上と上記柱状半導体上とに、第1および第2のコンタクト孔が開口され、上記表面絶縁層とこれの下の上記埋込み絶縁層に渡って柱状半導体の形成部外の半導体上に第3のコンタクト孔が開口され、上記第1のコンタクト孔を通じてゲート電極が、ゲート電極取出し導電層にコンタクトされ、上記第2と第3のコンタクト孔を通じて上記柱状半導体の上端と上記柱状半導体の形成部外の半導体上とに、ソースないしはドレイン電極がコンタクトされで成ることを特徴とする半導体装置。
IPC (3)：
H01L 29/786
, H01L 29/78
, H01L 21/336
H01L 29/78 626 A
, H01L 29/78 301 X
, H01L 29/78 618 A
, H01L 29/78 653 D
5F040DA05
, 5F040DC01
, 5F040EB04
, 5F040EC07
, 5F040EC18
, 5F040EC19
, 5F040EC24
, 5F040EE02
, 5F040EE04
, 5F040EF18
, 5F040EM04
