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J-GLOBAL ID：200903078729624726

半導体チップおよびそれを用いた半導体装置の製造システム

Inventor：
久富 清志

About 久富 清志


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997036370
Publication number (International publication number)：1998233350
Application date： Feb. 20, 1997
Publication date： Sep. 02, 1998
Summary：
【要約】【課題】本発明は、大口径ウェーハによる半導体パッケージの製造において、大口径ウェーハ上に形成された各半導体チップの位置を明確化できるようにすることを最も主要な特徴とする。【解決手段】たとえば、大口径の半導体ウェーハ上に形成された半導体チップ10のうち、ダイシング工程前に、良品と選別されたチップ10の裏面10bに、各チップ固有のマーキング印字12をマーキングする。その際、マーキング印字12として、該チップ10の半導体ウェーハ面内での位置を示すX軸座標,Y軸座標からなる位置番号12dをマーキングする。これにより、アセンブリ後の最終検査によって不合格品となった半導体パッケージにおける不良チップの、半導体ウェーハ面内での位置を容易に特定できる構成とされている。
Claim (excerpt)：
半導体ウェーハ上に形成されたチップの一方面に、少なくとも該チップの前記ウェーハ面内における位置を示すための管理情報をマーキングしてなることを特徴とする半導体チップ。
IPC (4)：
H01L 21/02 ,  B23K 26/00 ,  H01L 21/66 ,  H01L 21/68
FI (4)：
H01L 21/02 A ,  B23K 26/00 B ,  H01L 21/66 A ,  H01L 21/68 F
Patent cited by the Patent：
Cited by examiner (4)
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