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J-GLOBAL ID：200903078863257772

半導体記憶装置

Inventor： 安 部 隆 行 ,  田 中 豊 ,  小 川 恭 輔 ,  木 村 昌 浩 ,  小 林 俊 宏
Applicant, Patent owner： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998017077
Publication number (International publication number)：1999214537
Application date： Jan. 29, 1998
Publication date： Aug. 06, 1999
Summary：

【要約】【課題】 ビット線に接続されたトランジスタが、メモリセル側とダミーセル側とで回路の性質上180度逆向きのパターンで形成されており、プロセス変動によりトランジスタの特性が変動し、誤動作を招くおそれがあった。【解決手段】 ダミーセルDCのデータが読み出されるビット線WBと、メモリセルMCのデータが読み出されるビット線RBとが交差しており、ダミーセルDC側のビット線WBに接続されたトランジスタDT1と、メモリセルMC側のビット線RBに接続されたトランジスタMT1の回路パターンを同じ向きで形成することができるので、プロセス変動によりパターンにずれが生じた場合にも、トランジスタDT1とトランジスタMT1とは同相で特性が変動し、誤動作の発生が防止される。

Claim (excerpt)：

第1及び第2のビット線から成るビット線対に少なくとも1つのダミーセルと少なくとも1つのメモリセルとが設けられた半導体記憶装置において、前記ダミーセルは、一方の端子が前記第1のデータ線に接続され、ゲートがダミーセル用ワード線に接続された第1のダミーセルトランジスタと、一方の端子が前記第1のダミーセルトランジスタの他方の端子に接続され、ゲートに基準電位を入力され、他方の端子が接地された第2のダミーセルトランジスタと、一方の端子が前記第2のダミーセルトランジスタのゲートに接続され、他方の端子が接地された容量とを有し、前記メモリセルは、一方の端子が前記第2のデータ線に接続され、ゲートが第1のメモリセル用ワード線に接続された第1のメモリセルトランジスタと、一方の端子が前記第1のメモリセルトランジスタの他方の端子に接続され、他方の端子が接地された第2のメモリセルトランジスタと、一方の端子が前記第2のメモリセルのゲートに接続され、他方の端子が接地された容量と、一方の端子が前記第1のデータ線に接続され、ゲートが第2のメモリセル用ワード線に接続され、他方の端子が前記第2のメモリセルトランジスタのゲートに接続された第3のメモリセルトランジスタとを有し、前記第1のデータ線と前記第2のデータ線とが、前記メモリセルが設けられたされた領域と前記ダミーセルが設けられた領域との間において交差していることにより、前記第1のダミーセルトランジスタの回路パターンと前記第1のメモリセルトランジスタの回路パターンとの向きが同一であることを特徴とする半導体記憶装置。

IPC (3)：

H01L 21/8242 ,  H01L 27/108 ,  G11C 11/401

FI (2)：

H01L 27/10 321 ,  G11C 11/34 362 B