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J-GLOBAL ID：200903078936419440

半導体集積回路の作製方法

Inventor：
張 宏勇

About 張 宏勇


Applicant, Patent owner：
株式会社半導体エネルギー研究所

About 株式会社半導体エネルギー研究所


Gazette classification：公開公報
Application number (International application number)：1994333177
Publication number (International publication number)：1996167722
Application date： Dec. 14, 1994
Publication date： Jun. 25, 1996
Summary：
【要約】 (修正有)【目的】 アクティブマトリクス回路およびドライバー回路のTFTでは低リーク電流、また、周辺論理回路では高速動作の実現。【構成】 アクティブマトリクス回路とそれを駆動する周辺論理回路内のドライバーを構成するTFTにおいて、全面にN型もしくはP型の不純物をドーピングし、ゲイト電極をマスクとして自己整合的に弱いN型もしくはP型の不純物領域(低濃度不純物領域)を形成する。次いで、導電型と同じ導電型の不純物をドーピングする際に、アクティブマトリクス回路を構成するTFTおよびドライバーTFTは、チャネルの近傍をフォトレジスト等のマスクで被覆して高濃度のドーピングをおこない、チャネルと高濃度不純物領域(ソース/ドレイン)の間に低濃度不純物領域を有する。一方、他の周辺論理回路のTFTにおいては、低濃度不純物領域を設けない。
Claim (excerpt)：
絶縁基板上に、第1の導電型の薄膜トランジスタ(TFT)より構成されたアクティブマトリクス回路と、第1および第2の導電型のTFTより構成され、前記アクティブマトリクス回路を駆動するための周辺論理回路と、前記周辺論理回路と前記アクティブマトリクス回路とを接続するために設けられ、第1の導電型のドライバーTFTと、を有する半導体集積回路を形成する方法に関して、(1) アクティブマトリクス回路用および周辺論理回路用の複数の島状の半導体領域を形成する工程と、(2) 前記半導体領域上にゲイト絶縁膜およびゲイト電極を形成する工程と、(3) 全ての前記半導体領域に第1の導電型の不純物を低濃度にドーピングする工程と、(4) 前記半導体領域のうち、第2の導電型のTFTを構成する部分と、アクティブマトリクス回路を構成するTFTおよびドライバーTFTのチャネルに隣接する部分とを覆って、マスクを形成し、第1の導電型の不純物をドーピングする工程と、(5) 前記半導体領域のうち、第1の導電型のTFTを構成する部分を覆って、マスクを形成し、第2の導電型の不純物をドーピングする工程と、を有し、前記工程(3)で形成される第1の導電型の領域の不純物濃度は、工程(4)で形成される第1の導電型の領域の不純物濃度よりも小さいことを特徴とする半導体集積回路の作製方法。
IPC (3)：
H01L 29/786 ,  G02F 1/136 500 ,  H01L 21/336
FI (2)：
H01L 29/78 612 B ,  H01L 29/78 616 A
Patent cited by the Patent：
Cited by examiner (5)
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