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J-GLOBAL ID：200903079184750512
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
竹村 壽
Gazette classification：公開公報
Application number (International application number)：1994156586
Publication number (International publication number)：1995335883
Application date： Jun. 15, 1994
Publication date： Dec. 22, 1995
Summary：
【要約】【目的】 希HF処理などの酸処理が行われてもフィールド酸化膜の膜減りを防ぐことでフィールドの反転電圧の低下やバラツキを防ぎ、高信頼性のもとで歩留まり低下を防ぐことができる半導体装置及びその製造方法を提供する。【構成】 半導体基板2に形成するMOSトランジスタのゲート電極に半導体基板2上の第1層目の導電層8(ポリシリコン膜)及び第2層目の導電層(ポリシリコン膜)のいずれか一方もしくは双方を用いる半導体装置の製造方法において、MOSトランジスタのしきい値制御を行うためのチャネルイオン注入15をこの第1層目の導電層(ポリシリコン膜)を緩衝膜として行う。ゲート電極に用いる第1層目の導電層を緩衝膜と用いるのでダミーゲート酸化膜の剥離に伴って行う希HF処理の回数を減らすことができその結果フィールド酸化膜の膜減りが減少する。
Claim (excerpt)：
半導体基板にフィールド酸化膜を形成し、この半導体基板主面に素子領域と素子分離領域とを設ける工程と、前記半導体基板主面の前記素子領域全面に第1のゲート酸化膜を形成する工程と、前記半導体基板主面全面に前記第1のゲート酸化膜を被覆するように第1層目の導電層を形成する工程と、前記半導体基板主面の前記素子領域の第2の領域に前記第1層目の導電層を緩衝膜として、この第2の領域に形成されるMOSトランジスタのしきい値を制御するチャネルイオン注入を行う工程と、前記半導体基板主面の前記素子領域の第1の領域以外の前記第2の領域を含む領域上の前記第1層目の導電層及び前記第1のゲート酸化膜を取り除き、前記第1の領域の前記第1層目の導電層を前記第1の領域に形成されるMOSトランジスタに用いられる第1のゲート電極とする工程と、前記第2の領域に第2のゲート酸化膜を形成する工程と、前記半導体基板主面全面に前記第2のゲート酸化膜を被覆するように第2層目の導電層を形成する工程と、前記第2の領域の前記第2層目の導電層を前記第2の領域に形成される前記MOSトランジスタの第2のゲート電極とする工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (10)：
H01L 29/78
, H01L 21/265
, H01L 21/8234
, H01L 27/088
, H01L 27/08 331
, H01L 27/115
, H01L 21/336
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 29/78 301 C
, H01L 21/265 H
, H01L 27/08 102 C
, H01L 27/10 434
, H01L 29/78 301 Y
, H01L 29/78 371
Cited by examiner (7)
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