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J-GLOBAL ID：200903079647481486
半導体装置及びその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
奥田 誠司
Gazette classification：公開公報
Application number (International application number)：2005053695
Publication number (International publication number)：2006237511
Application date： Feb. 28, 2005
Publication date： Sep. 07, 2006
Summary：
【課題】炭化珪素層を有する半導体素子において、チャネル抵抗を低減し、オン抵抗を低く抑える。【解決手段】炭化珪素層10の上に形成されたゲート絶縁膜17およびソース電極18と、ゲート電極19と、炭化珪素層10に形成されたウェル領域13と、ウェル領域13の内部に形成され、ソース電極18に電気的に接触する第1導電型のソース領域14と、炭化珪素層10のうちウェル領域13が形成されていない部分から構成される第1導電型の高抵抗領域12とを備え、ウェル領域13のうちソース領域14が形成されていない部分は第2導電型であり、ウェル領域13のチャネル方向に沿った断面において、ウェル領域13の側面Aと炭化珪素層10の表面に平行な平面とのなす角度αは、ソース領域14の側面Bと炭化珪素層10の表面に平行な平面とのなす角度βよりも大きい。【選択図】図1
Claim (excerpt)：
基板と、
前記基板の主面上に設けられた炭化珪素層と、
前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記基板の裏面に設けられたドレイン電極と
を備えた半導体素子であって、
前記炭化珪素層に形成されたウェル領域と、
前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第1導電型のソース領域と
前記炭化珪素層のうち前記ウェル領域が形成されていない部分から構成される第1導電型の高抵抗領域と
をさらに備え、
前記ウェル領域のうち前記ソース領域が形成されていない部分は第2導電型であり、
前記ウェル領域のチャネル方向に沿った断面において、前記ウェル領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度αは、前記ソース領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度βよりも大きい半導体素子。
IPC (3)：
H01L 29/78
, H01L 29/12
, H01L 21/336
H01L29/78 652T
, H01L29/78 652B
, H01L29/78 652M
, H01L29/78 658A
