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J-GLOBAL ID：200903079686430058

半導体記憶装置

Inventor： 加藤 好治
Applicant, Patent owner： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1993060769
Publication number (International publication number)：1994275100
Application date： Mar. 19, 1993
Publication date： Sep. 30, 1994
Summary：

【要約】【目的】本発明は半導体記憶装置のアクセス時間を測定する動作試験を、各記憶セルの動作試験と同時に行って、動作試験に要する時間を短縮することを目的とする。【構成】データラッチ回路LT1〜LTnは制御信号RASバーに基づいて読み出された複数ビットの読出データD1〜Dnをラッチする。データ圧縮回路1はデータラッチ回路L1〜Lnの出力信号DL1〜DLnが同一であるか否かに基づいて、出力信号DL1〜DLnを圧縮した出力信号φDCとして出力する。出力回路4は入力信号φDCをテストモード信号φT の入力に基づいて出力信号Doutとして出力する。そして、テストモード信号φT と制御信号RASバーとに基づいてデータラッチ回路L1〜Lnの出力信号DL1〜DLnを異なるデータに設定するプリセット回路8が備えられる。

Claim (excerpt)：

記憶セルから読み出された複数ビットの読出データ(D1〜Dn)をラッチする複数のデータラッチ回路(L1〜Ln)と、前記複数のデータラッチ回路(L1〜Ln)の出力信号(DL1〜DLn)が同一であるか否かに基づいて、該出力信号(DL1〜DLn)を圧縮した出力信号(φDC)として出力するデータ圧縮回路(1)と、前記データ圧縮回路(1)から入力される入力信号(φDC)をテストモード信号(φT )の入力に基づいて出力信号(Dout )として出力する出力回路(4)と、から構成されるテストモード回路を備えた半導体記憶装置であって、前記テストモード信号(φT )と制御信号(RASバー)とに基づいて前記複数のデータラッチ回路(L1〜Ln)の出力信号(DL1〜DLn)を異なるデータに設定するプリセット回路(8)を備えたことを特徴とする半導体記憶装置。

IPC (2)：

G11C 29/00 303 ,  G11C 29/00

Patent cited by the Patent：

Cited by examiner (2)

• 電気掃除機
  Gazette classification：公開公報   Application number：特願平4-005314   Applicant：松下電器産業株式会社
• 特開平2-131726