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J-GLOBAL ID：200903079768419915

段差型ジョセフソン素子の製造方法

Inventor： 石井 孝志 ,  松井 俊之 ,  鈴木 健 ,  木村 浩 ,  津田 孝一 ,  向江 和郎
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1992206879
Publication number (International publication number)：1994061540
Application date： Aug. 04, 1992
Publication date： Mar. 04, 1994
Summary：

【要約】【目的】基板上の任意の位置に、所望の形状を持つ段差を簡単な方法で形成する。【構成】基板上にフォトレジストを用いてパターニングした後、さらに基板と同一材料をフォトレジストが損傷されない低温でスパッタ成膜し、次にフォトレジストを除去してスパッタ膜厚に等しい段差の付けられた基板上に、超電導薄膜を形成するものであり、このようにリフトオフ法と低温スパッタ法の組み合わせにより、段差形状を持つ基板を作製し、その上に超電導体の薄膜を形成するものであるから、製造方法が極めて簡単である上に、基板表面の任意の個所に所望の形状を持つ段差を精度よく容易に形成することができる。

Claim (excerpt)：

基板上の一主面にフォトレジストを塗布乾燥した後これをパターニングし、さらに基板と同一材料のスパッタ膜を形成し、次いでフォトレジストを除去してスパッタ膜厚に等しい段差を有する基板上に、超電導薄膜を形成することを特徴とする段差型ジョセフソン素子の製造方法。