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J-GLOBAL ID：200903079968015983

液晶表示素子及び液晶表示素子の駆動方法

Inventor： 佐藤 宗一
Applicant, Patent owner： カシオ計算機株式会社
Gazette classification：公開公報
Application number (International application number)：1999272094
Publication number (International publication number)：2001091975
Application date： Sep. 27, 1999
Publication date： Apr. 06, 2001
Summary：

【要約】【課題】 自発分極を有する液晶を用いた表示素子の各画素の選択期間を抑えつつ、各画素をプリセットする。【解決手段】 自発分極を有する液晶の駆動用のTFT14Aとプリセット用のTFT14Bに接続した画素電極13をマトリクス状に配置する。画素電極13のマトリクスの行毎にゲートラインGLを配置し、列毎にプリセットラインPLとデータラインDLを配置する。データラインDLを対応する列のTFT14Aに、プリセットラインPLを対応する列のTFT14Bに、それぞれ接続する。ゲートラインGLには、列方向に隣接する2つの画素電極13のうちの一方に接続したTFT14Aのゲートと、他方の画素電極13に接続したTFT14Bのゲートを接続する。ゲートラインGLにゲートパルスを順次印加して2行の画素を選択し、書き込み対象の画素への階調電圧の書き込みと次に書き込む対象の画素のプリセットとを同時に行う。

Claim (excerpt)：

対向して配置された第1と第2の基板と、前記第1の基板の前記第2の基板と対向する内面に、行方向及び列方向に複数マトリクス状に配置された画素電極と、前記画素電に電流路の一端が接続された第1と第2の薄膜トランジスタと、前記画素電極のマトリクスの列毎に配置され、対応する列の画素電極に電流路の一端が接続された複数の前記第1の薄膜トランジスタの電流路の他端に接続された第1の信号ラインと、前記画素電極のマトリクスの列毎に配置され、対応する列の画素電極に電流路の一端が接続された複数の前記第2の薄膜トランジスタの電流路の他端に接続された第2の信号ラインと、前記画素電極のマトリクスの行毎に配置され、列方向に隣接する2つの画素電極のうちの一方に電流路の一端が接続された前記第1の薄膜トランジスタのゲートに接続されると共に、他方の画素電極に電流路の一端が接続された前記第2の薄膜トランジスタのゲートに接続されるゲートラインと、前記第2の基板の前記第1の基板と対向する内面に、前記画素電極と対向させて配置された少なくとも1つの対向電極と、前記第1の基板と前記第2の基板との間に封止された自発分極を有する液晶と、を備える、ことを特徴とする液晶表示素子。

IPC (6)：

G02F 1/141 ,  G02F 1/133 560 ,  G09G 3/20 611 ,  G09G 3/20 621 ,  G09G 3/20 623 ,  G09G 3/36

FI (6)：

G02F 1/133 560 ,  G09G 3/20 611 G ,  G09G 3/20 621 B ,  G09G 3/20 623 R ,  G09G 3/36 ,  G02F 1/137 510

F-Term (31)：

2H088HA08 ,  2H088HA18 ,  2H088JA17 ,  2H088MA09 ,  2H088MA13 ,  2H093NA14 ,  2H093NA55 ,  2H093NC16 ,  2H093NC34 ,  2H093ND06 ,  2H093ND34 ,  2H093NF17 ,  2H093NH02 ,  5C006AA16 ,  5C006AF31 ,  5C006AF42 ,  5C006BA12 ,  5C006BA13 ,  5C006BB16 ,  5C006FA12 ,  5C006FA56 ,  5C080AA10 ,  5C080BB05 ,  5C080DD08 ,  5C080EE26 ,  5C080EE29 ,  5C080FF11 ,  5C080JJ02 ,  5C080JJ04 ,  5C080JJ05 ,  5C080JJ06