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J-GLOBAL ID：200903080185664774

半導体装置およびその製造方法

Inventor： 前田 茂伸 ,  井上 靖朗 ,  栗山 祐忠 ,  前川 繁登 ,  金本 恭三 ,  岩松 俊明
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994112997
Publication number (International publication number)：1995321228
Application date： May. 26, 1994
Publication date： Dec. 08, 1995
Summary：

【要約】【目的】 ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。【構成】 ソース/ドレイン領域の一方になり、かつビット線にもなる第1の不純物拡散層24の上に、第1の半導体層11、チャネル半導体層12、ソース/ドレイン領域の他方になり、かつストレージノード26にもなる第2の導電層13が設けられている。第2の導電層13の上にキャパシタ絶縁膜13が設けられる。キャパシタ絶縁膜13を介在させて、ストレージノード26の上にセルプレート22が設けられている。

Claim (excerpt)：

ビット線とワード線の交点に設けられたストレージノード、キャパシタ絶縁膜およびセルプレート電極からなるキャパシタに、ゲートトランジスタによって、情報を記憶させる半導体装置であって、その上に誘導体層と半導体層が順次形成された基板と、前記半導体層中に設けられ、かつ第1導電型不純物が注入され、ソース/ドレイン領域の一方になり、かつ前記ビット線にもなる第1導電型の第1の不純物拡散層と、前記第1の不純物拡散層を覆うように前記基板の上に設けられた第1の層間絶縁膜と、前記第1の層間絶縁膜の上に設けられ、前記ワード線にもなる、上面と下面を有するゲート電極と、前記ゲート電極を覆うように、前記第1の層間絶縁膜の上に設けられた第2の層間絶縁膜と、前記第1の層間絶縁膜、前記ゲート電極および前記第2の層間絶縁膜を貫通するように設けられ、前記第1の不純物拡散層の表面の一部を露出させるためのコンタクトホールと、前記コンタクトホールの側壁面を被覆するゲート絶縁膜と、前記コンタクトホール中であって、前記第1の不純物拡散層の表面に接触するように、該第1の不純物拡散層の表面から、実質的に前記ゲート電極の下面の高さまで形成された第1導電型の第1の半導体層と、前記コンタクトホール中であって、前記第1の半導体層の表面に接触するように、該第1の半導体層の表面から、実質的に前記ゲート電極の上面の高さまで形成されたチャネル半導体層と、前記チャネル半導体層の表面に接触するように該チャネル半導体層の上に設けられ、ソース/ドレイン領域の他方になり、かつ前記ストレージノードにもなる第1導電型の第2の導電層と、前記第2の導電層の上に設けられたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を介在させて、前記ストレージノードの上に設けられたセルプレート電極と、を備えた半導体装置。

IPC (3)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 29/786

FI (2)：

H01L 27/10 325 E ,  H01L 29/78 311 C