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J-GLOBAL ID：200903080258870033

薄膜トランジスタ及びその製造方法

Inventor： カン ソン グ ,  キム ヨン ズン
Applicant, Patent owner： エルジー セミコン カンパニー リミテッド
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1998358628
Publication number (International publication number)：1999354812
Application date： Dec. 17, 1998
Publication date： Dec. 24, 1999
Summary：

【要約】【課題】 1回のエッチング工程でソース及びドレイン電極を形成して工程を簡略化するのに適した薄膜トランジスタ及びその製造方法を提供すること。【解決手段】 薄膜トランジスタは、基板61と、前記基板61上に形成されたゲート電極64と、前記ゲート電極64を含む基板61の全面に形成されたゲート絶縁膜65と、前記ゲート絶縁膜65上に形成された非晶質シリコン層66と、前記非晶質シリコン層66上に形成されたn+非晶質シリコン層67と、前記ゲート電極に対応する非晶質シリコン層66の表面が露出するように前記n+非晶質シリコン層67上で分離形成されるソース及びドレイン電極71a,71bとから構成され、前記非晶質シリコン層66の露出部に隣接する前記ソース及びドレイン電極71a,71bのエッジ部が階段状をなし、そのエッジ部の側面が傾斜していることを特徴とする。

Claim (excerpt)：

基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を含む基板の全面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1半導体層と、前記第1半導体層上に形成された第2半導体層と、前記ゲート電極に対応する第2半導体層の表面が露出するように、前記第2半導体層上で分離形成されるソース及びドレイン電極とを備え、前記第2半導体層の露出部位に隣接する前記ソース及びドレイン電極のエッジ部が階段状をなし、そのエッジ部の側面が傾斜していることを特徴とする薄膜トランジスタ。

IPC (2)：

H01L 29/786 ,  H01L 21/336

FI (3)：

H01L 29/78 616 T ,  H01L 29/78 616 L ,  H01L 29/78 627 C

Patent cited by the Patent：

Cited by examiner (3)

• 特開平1-091467
  
• 特開平4-198923
  
• 特開平2-024631