Pat
J-GLOBAL ID：200903080407648110

導電層形成法

Inventor：
田原 傑

About 田原 傑


Applicant, Patent owner：
ヤマハ株式会社

About ヤマハ株式会社


Agent (1)： 伊沢 敏昭
Gazette classification：公開公報
Application number (International application number)：1994174823
Publication number (International publication number)：1996017758
Application date： Jul. 04, 1994
Publication date： Jan. 19, 1996
Summary：
【要約】【目的】 微細パターンの導電層を寸法精度よく形成する。【構成】 ゲート絶縁膜34Aの上にゲート電極用の電極材層36及び反射防止用のTiN等の導電材層を順次に堆積する。レジスト層40Aをマスクとするドライエッチング処理により導電材層をパターニングして導電材層の一部38Aを残存させる。レジスト層40Aは、導電材層をパターニングするには足りるが電極材層36をパターニングするには足りない程度の厚さとする。レジスト層40Aを除去した後、導電材層38Aをマスクとするドライエッチング処理により電極材層36をパターニングして電極材層36の一部を残存させる。電極材層36の残存部及び導電材層38Aの積層をゲート電極として用いる。導電材層38A及びレジスト層40Aの積層をマスクとして用いてもよい。
Claim (excerpt)：
基板の表面を覆う絶縁膜の上に電極用又は配線用の第1の導電材層を形成した後、該第1の導電材層の上に反射防止用の第2の導電材層を形成する工程と、フォトリソグラフィ処理により前記第2の導電材層の上に所望のパターンを有するレジスト層を形成する工程と、前記レジスト層をマスクとするドライエッチング処理により前記第2の導電材層をパターニングして前記第2の導電材層の一部を残存させる工程と、前記レジスト層を除去した後、前記第2の導電材層の残存部をマスクとするドライエッチング処理により前記第1の導電材層をパターニングすることにより前記第1の導電材層の一部を残存させる工程とを含み、前記第1の導電材層の残存部と前記第2の導電材層の残存部との積層を電極用又は配線用の導電層として用いる導電層形成法。
IPC (5)：
H01L 21/28 ,  H01L 21/3065 ,  H01L 21/3213 ,  H01L 29/78 ,  H01L 21/336
FI (4)：
H01L 21/302 J ,  H01L 21/88 D ,  H01L 29/78 301 G ,  H01L 29/78 301 P
Patent cited by the Patent：
Cited by examiner (4)
Show all

Return to Previous Page

TOP

BOTTOM