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J-GLOBAL ID：200903080569748444

データ処理回路

Inventor： 中島 勝也
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：2000010220
Publication number (International publication number)：2001195355
Application date： Jan. 14, 2000
Publication date： Jul. 19, 2001
Summary：

【要約】【課題】配線数の増加、クロストークの影響を抑止しつつ、データ間のタイミングのずれを容易に最小にすることが可能なデータ処理回路を提供する。【解決手段】外部装置としてのCPUからから遅延値をレジスタ153に任意に設定し、この外部から設定される遅延値に基づいて遅延回路154,155,156の遅延時間を調整可能に構成し、入力データの入力タイミング、および出力データの出力タイミングが適宜調整するように構成する。これにより、多ビットで、1GHzを超えるような高速デ-タ転送を行う時に、最大の問題となるデ-タ間のタイミングのズレを容易に最小にすることが可能となる。

Claim (excerpt)：

少なくとも一つのデータ入力端子と、上記データ入力端子に対応して設けられ、外部から遅延値が任意の値に設定可能な遅延値用保持手段と、上記遅延値用保持手段に保持された遅延値に基づいて上記データ入力端子に入力されたデータを遅延させる遅延回路とを備えた少なくとも一つのデータ入力回路とを有するデータ処理回路。

IPC (3)：

G06F 13/42 350 ,  G06F 1/12 ,  H03K 5/13

FI (3)：

G06F 13/42 350 A ,  H03K 5/13 ,  G06F 1/04 340 D

F-Term (9)：

5B077GG14 ,  5B077GG15 ,  5B077GG33 ,  5B077MM01 ,  5B077MM02 ,  5J001AA05 ,  5J001BB00 ,  5J001BB12 ,  5J001CC03