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J-GLOBAL ID：200903080610308235

半導体積層構造及びその製造方法

Inventor： 山田 みつき
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 高橋 詔男 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998353573
Publication number (International publication number)：2000183461
Application date： Dec. 11, 1998
Publication date： Jun. 30, 2000
Summary：

【要約】【課題】 狭窄された電流が層方向に散逸する虞がなく、電流を所定の領域内に良好に閉じ込めることのできる半導体積層構造及びその製造方法を提供する。【解決手段】 化合物半導体基板1上に、通電領域と電流狭窄領域を有する積層構造の電流狭窄構造を備え、かつ、この電流狭窄構造の電流狭窄層11は、III-V族化合物半導体の電流狭窄層となる所定の幅の領域Aを除いた部分を酸化させて得られる半導体積層構造において、前記電流狭窄層11は、前記V族元素を複数の元素により構成するとともに、複数の元素の組成比を積層方向に段階的に変化させてなることを特徴とする。

Claim (excerpt)：

化合物半導体基板上に、通電領域と電流狭窄領域を有する積層構造の電流狭窄構造を備え、かつ、該電流狭窄構造の電流狭窄層は、III-V族化合物半導体の電流狭窄層となる所定の幅の領域を除いた部分を酸化させて得られる半導体積層構造において、前記電流狭窄層は、前記V族元素を複数の元素により構成するとともに、該複数の元素の組成比を積層方向に段階的に変化させてなることを特徴とする半導体積層構造。

F-Term (6)：

5F073AA07 ,  5F073AA13 ,  5F073CA07 ,  5F073CA12 ,  5F073CB02 ,  5F073DA27