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J-GLOBAL ID：200903080704317424

半導体集積回路装置およびその製造方法

Inventor： 藤岡 靖秀 ,  内山 博之 ,  金子 義之 ,  添田 弘毅 ,  松田 望 ,  澤村 素子
Applicant, Patent owner： 株式会社日立製作所 ,  日立北海セミコンダクタ株式会社 ,  日立計測エンジニアリング株式会社 ,  日立超エル・エス・アイ・エンジニアリング株式会社
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1994137074
Publication number (International publication number)：1996008348
Application date： Jun. 20, 1994
Publication date： Jan. 12, 1996
Summary：

【要約】【目的】 情報蓄積用容量素子(キャパシタ)の容量絶縁膜を強誘電体膜で構成したDRAMの信頼性、製造歩留りを向上させる。【構成】 メモリセル選択用MISFETQt の一方の半導体領域7に達する接続孔12の内部に埋め込んだ多結晶シリコン膜13で蓄積電極を構成し、蓄積電極13の表面を平坦化することにより、段差被覆性の乏しいPZT膜14を安定に成膜させる。また、PZT膜14の上層と下層とに高融点金属膜15,17を介在させることにより、製造工程中の熱処理による蓄積電極やプレート電極16とPZT膜14との界面反応を防止する。

Claim (excerpt)：

強誘電体膜からなる容量絶縁膜を備えた情報蓄積用容量素子をメモリセル選択用MISFETの上層に配置したDRAMを有する半導体集積回路装置であって、前記情報蓄積用容量素子を、前記メモリセル選択用MISFETの上層に堆積された絶縁膜の一部に開孔され、前記メモリセル選択用MISFETの一方の半導体領域に達する接続孔の内部に埋め込まれた第1の導電膜からなる蓄積電極と、前記蓄積電極の上部に堆積され、所定の形状にパターニングされた強誘電体膜からなる容量絶縁膜と、前記容量絶縁膜の上部に堆積され、所定の形状にパターニングされた第2の導電膜からなるプレート電極とで構成したことを特徴とする半導体集積回路装置。

IPC (4)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822

FI (4)：

H01L 27/10 325 C ,  H01L 27/04 C ,  H01L 27/10 325 J ,  H01L 27/10 325 R