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J-GLOBAL ID：200903080858720280

液晶表示装置の製造方法

Inventor： 大形 公士 ,  梁井 健一 ,  田中 勉
Applicant, Patent owner： 富士通株式会社
Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992007921
Publication number (International publication number)：1993196962
Application date： Jan. 20, 1992
Publication date： Aug. 06, 1993
Summary：

【要約】【目的】液晶駆動に用いるスタガー型TFTを備えた液晶表示装置の製造方法に関し、ゲート電極を細くする際にドレインバスラインの縮小化を防止することを目的とする。【構成】透明基板1上にドレインバスライン5を形成する工程と、トランジスタのソース電極9と、ドレインバスライン5を被覆するドレイン電極8とを透明導電材により形成する工程と、全面にコンタクト層10、動作半導体層11、絶縁層12及び導電層13を順に堆積する工程と、ソース電極9からドレイン電極8に到るゲート領域をマスク14により覆って、導電層13からコンタクト層10までをエッチング除去し、マスク14の下に残存した導電膜13をトランジスタのゲート電極となす工程と、ゲート電極の少なくとも側方をエッチングして縮小化する工程とを含み構成する。

Claim (excerpt)：

透明基板(1)の上にドレインバスライン(5)を形成する工程と、前記透明基板(1)の上に、薄膜トランジスタのソース電極(9)と、前記ドレインバスライン(5)を被覆するドレイン電極(8)とを透明導電材により形成する工程と、全面にコンタクト層(10)、動作半導体層(11)及び絶縁層(12)を順に積層し、該絶縁層(12)の上に導電層(13)を堆積する工程と、前記ソース電極(9)から前記ドレイン電極(8)に到るゲート領域をマスク(14)によって覆う工程と、前記マスク(14)に覆われない領域にある前記導電層(13)、前記絶縁層(12)、前記動作半導体層(11)及びコンタクト層(10)を連続的にエッチング除去して、前記マスク(14)の下に残存した前記導電膜(13)を前記薄膜トランジスタのゲート電極(G)とし、その下の前記絶縁層(12)をゲート絶縁層となす工程と、前記ゲート電極(G)の少なくとも側方を選択的にエッチングして縮小化する工程とを有することを特徴とする液晶表示装置の製造方法。

IPC (5)：

G02F 1/136 500 ,  G02F 1/1343 ,  H01L 27/12 ,  H01L 29/784 ,  H01L 21/336

FI (2)：

H01L 29/78 311 A ,  H01L 29/78 311 Y