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J-GLOBAL ID：200903080916650123

半導体集積回路装置およびその製造方法

Inventor： 阿部 宏美 ,  鈴樹 正恭 ,  石田 進一
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1997029466
Publication number (International publication number)：1998229052
Application date： Feb. 13, 1997
Publication date： Aug. 25, 1998
Summary：

【要約】【課題】 低抵抗な拡散層抵抗と低抵抗なコンタクトを有する半導体集積回路装置の製造方法を提供する。【解決手段】 フィールド絶縁膜2、pウェル3、チャネルストッパ4を有する半導体基板1に、ゲート絶縁膜5を介して形成されたゲート電極6とn- 半導体領域7およびn+ 半導体領域8からなるソース・ドレイン領域とを有するMOSFETQnを形成し、チタン膜の堆積後コバルト膜を堆積した積層膜を形成し、第1の熱処理を施してゲート電極6およびn+ 半導体領域8の表面に薄いエピタキシャルコバルトシリサイド膜を形成する。次に、前記チタン膜およびコバルト膜を除去後、コバルト膜を堆積して第2の熱処理を施し、30〜50nmの膜厚を有するエピタキシャルシリサイド層10を形成する。

Claim (excerpt)：

その主面に素子分離領域を有する半導体基板と、前記素子分離領域に囲まれた活性領域に形成され、前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極、および前記ゲート電極の両側の前記半導体基板の主面に形成された不純物半導体領域を含むMISFETとを有する半導体集積回路装置の製造方法であって、(a)前記半導体基板の主面に素子分離領域を形成した後、前記ゲート絶縁膜を介して前記ゲート電極を前記半導体基板の前記活性領域の主面上に形成し、前記ゲート電極の両側の前記半導体基板の主面に前記不純物半導体領域を形成する工程、(b)前記ゲート電極および前記不純物半導体領域が形成された前記半導体基板の全面に、第1金属膜を堆積し、前記第1金属膜を構成する第1金属とシリコンとの結合エネルギよりも低い結合エネルギで結合し、シリコンとシリサイドを形成する第2金属で構成される第2金属膜を堆積する工程、(c)前記第1および第2金属膜が堆積された前記半導体基板に第1の熱処理を施し、前記第1金属膜とシリコンが接触する界面に前記第2金属とシリコンとの第1エピタキシャルシリサイド層を形成する工程、(d)前記(c)工程で未反応の前記第1および第2金属膜を除去する工程、(e)前記未反応の第1および第2金属膜が除去された前記半導体基板の全面に、前記第2金属と同一の材料からなる第3金属膜を堆積する工程、(f)前記第3金属膜が堆積された前記半導体基板に第2の熱処理を施し、前記第1エピタキシャルシリサイド層と前記第3金属膜の界面に前記第1エピタキシャルシリサイド層と同一の材料からなる第2エピタキシャルシリサイド層を形成する工程、(g)前記(f)工程で未反応の前記第3金属膜を除去する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (2)：

H01L 21/28 301 ,  H01L 29/78

FI (2)：

H01L 21/28 301 T ,  H01L 29/78 301 X