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J-GLOBAL ID：200903081162644411

半導体装置の製造方法

Inventor： 松永 大輔 ,  金沢 政男
Applicant, Patent owner： 富士通株式会社
Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992211492
Publication number (International publication number)：1994061227
Application date： Aug. 07, 1992
Publication date： Mar. 04, 1994
Summary：

【要約】【目的】ともに金属ポリサイド膜からなる下部導電体層及び上部導電体層と、これらの接続部とを有する半導体装置の製造方法に関し、金属ポリサイドからなる導電体層間の接触抵抗の変動を低減することが可能な半導体装置の製造方法の提供を目的とする。【構成】基体上の第1のシリコン膜13a/第1の金属シリサイド膜13bの2層の導電体膜からなる下部導電体層13を被覆して層間絶縁膜15及び上部導電体層の第2のシリコン膜17aを形成する工程と、下部導電体層13上の第2のシリコン膜17a及び層間絶縁膜15に選択的に開口部15aを形成し、下部導電体層13の第1の金属シリサイド膜13bを表出する工程と、開口部15aを被覆するとともに第2のシリコン膜17a上に上部導電体層の第2の金属シリサイド膜17bを形成する工程と、第2の金属シリサイド膜17b及び第2のシリコン膜17aをパターニングして上部導電体層17を形成する工程とを含み構成する。

Claim (excerpt)：

基体上に第1のシリコン膜/第1の金属シリサイドの2層の導電体膜からなる下部導電体層を選択的に形成する工程と、前記下部導電体層を被覆して層間絶縁膜及び第2のシリコン膜を形成する工程と、前記下部導電体層上における第2のシリコン膜及び層間絶縁膜に選択的に開口部を形成し、前記下部導電体層の第1の金属シリサイド膜を表出する工程と、前記第2のシリコン膜上に前記開口部を被覆する第2の金属シリサイド膜を形成する工程と、前記第2の金属シリサイド膜及び第2のシリコン膜をパターニングして上部導電体層を形成する工程とを有する半導体装置の製造方法。

IPC (2)：

H01L 21/3205 ,  H01L 21/28 301