Pat

J-GLOBAL ID：200903081172982838

絶縁ゲート型半導体装置及びその製造方法

Inventor： 入野 清 ,  森崎 祐輔 ,  田村 泰之 ,  高崎 金剛
Applicant, Patent owner： 富士通株式会社
Agent (1)： 眞鍋 潔 (外3名)
Gazette classification：公開公報
Application number (International application number)：2000154516
Publication number (International publication number)：2001332724
Application date： May. 25, 2000
Publication date： Nov. 30, 2001
Summary：

【要約】【課題】 絶縁ゲート型半導体装置及びその製造方法に関し、基板界面を良好に確保しつつボロンの突き抜けを防止するとともに、ホットキャリアが発生した場合にも電流劣化或いはVth変動を防止する。【解決手段】 熱酸化処理工程と、NO或いはN2 Oを含むガス中での熱処理工程を交互に繰り返すことによって、ゲート酸化膜2とシリコン基板1との界面と、ゲート酸化膜2中の2か所に窒素ピーク3,4を設ける。

Claim (excerpt)：

ゲート酸化膜とシリコン基板との界面と、前記ゲート酸化膜中との2か所に窒素ピークを設けたことを特徴とする絶縁ゲート型半導体装置。

IPC (3)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092

FI (2)：

H01L 29/78 301 G ,  H01L 27/08 321 D

F-Term (36)：

5F040DA06 ,  5F040DA17 ,  5F040DB03 ,  5F040DC01 ,  5F040DC10 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040ED06 ,  5F040EE05 ,  5F040EF02 ,  5F040EH02 ,  5F040EK05 ,  5F040EL02 ,  5F040FA03 ,  5F040FA05 ,  5F040FB02 ,  5F040FC02 ,  5F040FC10 ,  5F040FC11 ,  5F040FC19 ,  5F040FC21 ,  5F048AA00 ,  5F048AA05 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB11 ,  5F048BC06 ,  5F048BE04 ,  5F048BF06 ,  5F048BF07 ,  5F048BG14 ,  5F048DA25