Pat

J-GLOBAL ID：200903081182047860

画像信号処理装置

Inventor： 井関 正己 ,  川崎 素明 ,  江幡 裕也
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 谷 義一 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996203324
Publication number (International publication number)：1998051319
Application date： Aug. 01, 1996
Publication date： Feb. 20, 1998
Summary：

【要約】【課題】 画素クロックの周波数より高い周波数のクロックを必要とすることなく、パラレルデータのシリアル化を可能とした画像信号処理装置を提供する。【解決手段】 クロック周期Toに対して、デューティ比を50%に再生する手段(2〜8)に加えて、ディレー量がTo・M/N(ただしNは整数、MはN/2-1以下の奇数)に制御された可変ディレー回路(10〜12)を(N/2-1)個設け、デューティ比50%に再生された上記クロックと、それを上記可変ディレー回路で遅延して得られる計N/2個のクロック信号(CK0〜CK3)から、N倍のクロックを使用せずにクロック周期To期間内に変換を完了するNビットパラレル/シリアル変換器を得る事ができる(図1では、M=3,N=8)。

Claim (excerpt)：

画素クロックに同期してパラレルデータをシリアルデータに変換する画像信号処理装置であって、前記画素クロックの1周期と同一のパルス周期を有し、かつ、該パルスのデューティ比が50%である基準パルスを発生する基準パルス発生手段と、前記画素クロックの1周期をToとしたとき、それぞれがTo・M/Nの遅延量(Nは正数、Mは(N/2)-1以下の奇数)を有する遅延手段を、(N/2)-1個用いて縦続接続して成る縦続遅延手段と、前記基準パルスを前記縦続遅延手段に入力することにより各々の遅延手段から出力される(N/2)-1個の各遅延パルスと、前記基準パルスとから成るN/2個のパルスに基づいて、前記画素クロックの1周期中にNビットのパラレルデータをシリアルデータに変換して出力する変換手段とを具備したことを特徴とする画像信号処理装置。

IPC (5)：

H03M 9/00 ,  B41J 2/44 ,  G11C 19/00 ,  H04N 1/19 ,  H04N 1/405

FI (5)：

H03M 9/00 B ,  G11C 19/00 B ,  B41J 3/00 M ,  H04N 1/04 103 E ,  H04N 1/40 B