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J-GLOBAL ID：200903081646465970
半導体集積回路装置及びその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991178080
Publication number (International publication number)：1993029563
Application date： Jul. 18, 1991
Publication date： Feb. 05, 1993
Summary：
【要約】【目的】 本発明は工程数を増加させることなくメモリセルアレイのブロック領域とその周辺領域の段差を軽減し、かつAl配線とワード線間のコンタクト孔の深さを分割することにより軽減する構造を有した半導体集積回路装置及びその製造方法を提供することを目的とする。【構成】 周辺領域Aにおいてビット線のダミー部8c、8dをメモリセルアレイのブロック領域Bにおけるビット線8a、8bと同一層に同時に形成し、かつ周辺領域Aにおいてプレート電極のダミー部12bをメモリセルアレイのブロック領域Bにおけるプレート電極12aと同一層に同時に形成する。また周辺領域Aにおいてワード線4とビット線のダミー部8c,8dをコンタクト孔7bにより、またビット線のダミー部8c,8dとAl配線15をコンタクト孔16により接続する。
Claim (excerpt)：
半導体基板上に形成されたゲート電極及びワード線と、ビット線と、電荷蓄積電極、容量絶縁膜、及びプレート電極と、前記ワード線と並列に配線した配線とを備えた半導体記憶素子が並ぶメモリセル領域と、前記メモリセル領域の周辺に前記ワード線と前記配線とを電気的に接続する周辺領域とを備え、前記周辺領域内に、前記ビット線と同一層に前記ビット線形成の膜を残置させて前記ビット線と同時に形成されたビット線のダミー部を有し、前記ワード線上の第1コンタクト孔により前記ワード線と前記ビット線のダミー部を接続し、かつ前記ビット線のダミー部上に形成された第2コンタクト孔により前記配線と前記ビット線のダミー部を接続した構造を有することを特徴とする半導体集積回路装置。
IPC (2)：
H01L 27/10 311
, H01L 21/90
