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J-GLOBAL ID：200903081729551630
半導体装置及びその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1998185301
Publication number (International publication number)：1999074508
Application date： Jun. 30, 1998
Publication date： Mar. 16, 1999
Summary：
【要約】【課題】 ダミーゲートパターン及びダミー絶縁膜を除去した領域にゲート絶縁膜を介してゲート電極を形成する場合に生じる問題点を解決すること。【解決手段】 半導体基板上のゲート形成予定領域に、ダミー膜およびダミーゲートパターンを形成する工程と、前記ダミーゲートパターンの側壁に第1の側壁絶縁膜を形成する工程と、前記第1の側壁絶縁膜が形成されたダミーゲートパターンの周囲の前記半導体基板上に層間絶縁膜を形成する工程と、前記ダミーゲートパターンを除去して溝を形成する工程と、前記第1の側壁絶縁膜の一部及びその下の前記ダミー膜の部分を残すように、前記溝に露出するダミー膜を除去する工程と、前記溝の少なくとも底面にゲート絶縁膜を形成する工程と、前記溝内の前記ゲート絶縁膜上にゲート電極を形成する工程とを具備することを特徴とする。
Claim (excerpt)：
半導体基板上のゲート形成予定領域に、ダミー膜およびダミーゲートパターンを形成する工程と、前記ダミーゲートパターンの側壁に第1の側壁絶縁膜を形成する工程と、前記第1の側壁絶縁膜が形成されたダミーゲートパターンの周囲の前記半導体基板上に層間絶縁膜を形成する工程と、前記ダミーゲートパターンを除去して溝を形成する工程と、前記第1の側壁絶縁膜の一部及びその下の前記ダミー膜の部分を残すように、前記溝に露出するダミー膜を除去する工程と、前記溝の少なくとも底面にゲート絶縁膜を形成する工程と、前記溝内の前記ゲート絶縁膜上にゲート電極を形成する工程とを具備する半導体装置の製造方法。
Patent cited by the Patent：
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