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J-GLOBAL ID：200903081883129712
パイプライン動作型メモリシステム
Inventor：
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Applicant, Patent owner：
Agent (1)：
武 顕次郎
Gazette classification：公開公報
Application number (International application number)：1992065039
Publication number (International publication number)：1993266652
Application date： Mar. 23, 1992
Publication date： Oct. 15, 1993
Summary：
【要約】【目的】 短時間の間にマルチビットテストを行なえ、複数種の多ビット出力構成であってもその設計が容易なパイプライン動作型メモリシステムの提供。【構成】 行及び列アドレス信号をラッチする第1のラッチ手段5、6と、メモリアレイ11と、メモリ読み出しデータをラッチする第2のラッチ手段15、16を備え、パイプライン動作サイクルに合わせて第1及び第2のラッチ手段をラッチまたはスルーに交互に設定するパイプライン動作型メモリシステムであり、第2のラッチ手段15、16をメモリ読み出しデータ数だけ併設し、第2のラッチ手段15、16に対応してデータセレクタ手段20を設け、入力データ選択アドレス信号の内容に対応して出力ビット数に等しい数のデータセレクタ手段20を選択的に能動状態に移行させるデータ選択アドレス制御回路21を備える。
Claim (excerpt)：
行アドレス信号及び列アドレス信号をラッチする第1のラッチ手段と、メモリアレイと、メモリアレイからの読み出すデータをラッチする第2のラッチ手段とを備え、パイプライン動作サイクルに合わせて第1及び第2のラッチ手段をラッチ状態またはスルー状態に交互に設定するパイプライン動作型メモリシステムにおいて、前記第2のラッチ手段をメモリアレイから読み出すデータの数だけ併設するとともに、前記第2のラッチ手段のそれぞれに対応してデータセレクタ手段を設け、さらに、入力されるデータ選択アドレス信号の内容に対応して出力ビット数に等しい数の前記データセレクタ手段を選択的に能動状態に移行させるデータ選択アドレス制御回路を備えたことを特徴とするパイプライン動作型メモリシステム。
FI (2)：
G11C 11/34 362 C
, G11C 11/34 371 A
