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J-GLOBAL ID：200903081950945031

半導体記憶装置

Inventor：
田口 眞男

About 田口 眞男


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 石川 泰男
Gazette classification：公開公報
Application number (International application number)：1992043728
Publication number (International publication number)：1993242673
Application date： Feb. 28, 1992
Publication date： Sep. 21, 1993
Summary：
【要約】【目的】 本発明は、半導体記憶装置、特に半導体記憶装置のコラム選択ゲートに関し、回路のレイアウト面積を減少させることができる半導体記憶装置を提供する。【構成】 一対のビット線BL、BLXと、データバスDBと、コラム選択信号CSに基づき前記ビット線BL、BLXと前記データバスDBとを接続するコラム選択ゲート14と、を含む半導体記憶装置において、前記コラム選択ゲート14は、一対のビット線BL、BLXにそれぞれのゲートが接続され差動対を構成する第1、第2トランジスタQ1 、Q2 と、コラム選択信号CSに基づき、前記第1、第2トランジスタQ1 、Q2 のそれぞれのドレインと前記データバスDBとを接続する第6、第5トランジスタQ6 、Q5 と、書込信号Wに基づき、前記第1トランジスタQ1 のゲートと前記第5トランジスタQ5 とを、前記第2トランジスタQ2 のゲートと前記第6トランジスタQ6 とを、それぞれ接続する第3、第4トランジスタQ3 、Q4 と、を備えるように構成する。
Claim (excerpt)：
一対のビット線(BL、BLX)と、データバス(DB)と、コラム選択信号(CS)に基づき前記ビット線(BL、BLX)と前記データバス(DB)とを接続するコラム選択ゲート(14)と、を含む半導体記憶装置において、前記コラム選択ゲート(14)は、一対のビット線(BL、BLX)にそれぞれのゲートが接続され差動対を構成する第1、第2トランジスタ(Q1 、Q2 )と、コラム選択信号(CS)に基づき、前記第1、第2トランジスタ(Q1 、Q2)のそれぞれのドレインと前記データバス(DB)とを接続する第6、第5トランジスタ(Q6 、Q5 )と、書込信号(W)に基づき、前記第1トランジスタ(Q1 )のゲートと前記第5トランジスタ(Q5 )とを、前記第2トランジスタ(Q2 )のゲートと前記第6トランジスタ(Q6 )とを、それぞれ接続する第3、第4トランジスタ(Q3 、Q4 )と、を備えることを特徴とする半導体記憶装置。
Patent cited by the Patent：
Cited by examiner (3)
  • 特開平1-264692
  • 特公昭44-028803
  • 半導体記憶装置
    Gazette classification：公開公報   Application number：特願平3-204912   Applicant：三洋電機株式会社

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