薄膜トランジスタパネルの製造方法

Inventor：
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1991335553
Publication number (International publication number)：1993150268
Application date： Nov. 26, 1991
Publication date： Jun. 18, 1993
Summary：

【要約】【目的】i型半導体層のチャンネル領域にダメージを与えることなく、しかも少ないレジストマスク形成回数で高能率にかつ低コストにTFTパネルを製造する。【構成】n型半導体層14のソース,ドレイン電極S,D間の部分を陽極酸化処理により酸化絶縁層として電気的に分離することにより、n型半導体層をエッチングして分離する場合に必要とされるブロッキング層の形成を不要とした。

Claim (excerpt)：

基板上に、ゲートラインと、このゲートラインに形成されたゲート電極とゲート絶縁膜とi型半導体層とn型半導体層およびソース,ドレイン電極とからなる薄膜トランジスタと、この薄膜トランジスタのドレイン電極につながるドレインラインと、前記薄膜トランジスタのソース電極につながる画素電極と、前記薄膜トランジスタおよびドレインラインを覆う保護絶縁膜とを形成した薄膜トランジスタパネルの製造方法において、前記基板上にゲート用金属膜を成膜し、この金属膜をパターニングしてゲートラインおよびゲート電極を形成する第1の工程と、前記基板上に、前記ゲートラインおよびゲート電極を覆ってゲート絶縁膜とi型半導体層とn型半導体層とソース,ドレイン用金属膜とを順次成膜する第2の工程と、前記ソース,ドレイン用金属膜とn型半導体層とi型半導体層とを、ドレインラインの形状およびトランジスタ素子領域の外形にパターニングする第3の工程と、前記ゲート絶縁膜の上に、パターニングした前記ソース,ドレイン用金属膜を覆って透明導電膜を成膜する第4の工程と、前記透明導電膜を、画素電極とソース,ドレイン電極およびドレインラインの形状にパターニングするとともに、この透明導電膜のパターニングに用いたレジストマスクを利用して、前記トランジスタ素子領域の前記ソース,ドレイン用金属膜をソース電極部とドレイン電極部とに分離する第4の工程と、前記透明導電膜のパターニングに用いた前記レジストマスクを残したまま前記n型半導体層の陽極酸化処理を行ない、このn型半導体層のソース,ドレイン電極間の部分を酸化絶縁層とする第5の工程と、保護絶縁膜を成膜する第6の工程と、前記保護絶縁膜を画素電極上の部分とドレインラインの端子部およびゲートラインの端子部の上の部分を除去した形状にパターニングするとともに、前記ゲート絶縁膜のゲートライン端子部上の部分を除去する第7の工程と、からなることを特徴とする薄膜トランジスタパネルの製造方法。

IPC (4)：

G02F 1/136 500 , H01L 27/12 , H01L 21/336 , H01L 29/784

FI (2)：

H01L 29/78 311 P , H01L 29/78 311 A

Patent cited by the Patent：

Cited by examiner (3)

特開平3-091248
特開平2-224254
特開昭64-049272

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