Pat

J-GLOBAL ID：200903082093401168

半導体素子の積層キャパシター製造方法

Inventor： チョール・スー・パーク
Applicant, Patent owner： ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1993349286
Publication number (International publication number)：1994232366
Application date： Dec. 28, 1993
Publication date： Aug. 19, 1994
Summary：

【要約】【目的】 充分なキャパシタ容量を確保し、信頼性の高い半導体素子を製造すること。【構成】 本発明は貯蔵ノードコンタクトを形成するときに用いた第1マスクポリシリコン膜及び第2マスクポリシリコン膜を利用してコンタクトを形成するのみならず、電荷貯蔵電極用導電層としても使用し、酸化膜とポリシリコン膜の高いエッチング選択比を利用して比較的小さい面積で大きいノードキャパシタンスを得ることができる半導体素子の積層キャパシター製造方法に関するものである。

Claim (excerpt)：

半導体素子の積層キャパシター製造方法において、半導体基板(1)上部に素子分離酸化膜(3),ゲート酸化膜(4),ゲート電極(5),スペーサー酸化膜(6),ソース及びドレイン領域(2A,2B)を有するトランジスターの全体構造上部に第1絶縁膜(7),第2絶縁膜(8)を順次に形成する段階;ビットラインコンタクトをパターニングしてドレイン領域(2B)の上部の上記第2絶縁膜(8),第1絶縁膜(7)を順次に選択的にエッチングしてドレイン領域(2B)に接続するビットライン(9)を形成した後、第3絶縁膜(10)と第4絶縁膜(11)を形成する段階;第1導電層(12),第1バッファー酸化膜(13),第2導電層(14),第5絶縁膜(15)を順次に形成した後、貯蔵ノードコンタクトマスク用感光膜(16)を現像する段階;露出された第5絶縁膜(15),第2導電層(14),第1バッファー酸化膜(13)及び第1導電層(12)を順次にエッチングして感光膜(16)を除去する段階;得られたもの全体構造の上に導電層を形成して異方性エッチングによりスペーサー(17)を形成する段階;露出された構造の下部の第4絶縁膜(11),第3絶縁膜(10),第2絶縁膜(8),第1絶縁膜(7)を順次にエッチングしてソース領域(2A)が露出されるコンタクトホールを形成する段階;第3導電層(18),第2バッファー酸化膜(19)を順次に塗布した後、予定された大きさの第2バッファー酸化膜(19)のみを残しエッチングする段階;第4導電層(21),導電層のエッチング障壁物質である第6絶縁膜(22),感光膜を順次に塗布した後、上記第2バッファー酸化膜(19)を完全に覆う幅の大きさを有する貯蔵ノードマスクを利用して感光膜(23)を現像する段階;上記第6絶縁膜(22),第4導電層(21),第3導電層(18),第2導電層(14)を順次にエッチングする段階;上記感光膜(23)を除去した後第1及び第2バッファー酸化膜(13,19)を完全に除去し、上記第1導電層(12)の一部をエッチングして所定の大きさに形成する段階;及び第6絶縁膜(22)をエッチングして除去した後、キャパシター誘電層(24)を塗布してプレート電極(25)を形成する段階を含み成ることを特徴とする半導体素子の積層キャパシター製造方法。

IPC (2)：

H01L 27/108 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (4)

• 特開平1-243573
  
• 特開平2-263467
  
• 特開平3-076159
  
• 特開平4-206962