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J-GLOBAL ID：200903082134232066

PCIパリティ・エラーに応答する構成を有するPCI/ISAブリッジ

Inventor： アミイ・クリック ,  ウイリアム・アラン・ウォール ,  ダニエル・アール・クロニン、サード
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 合田 潔 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995298669
Publication number (International publication number)：1996235104
Application date： Nov. 16, 1995
Publication date： Sep. 13, 1996
Summary：

【要約】【課題】 アドレス・パリティ・エラーに応答して、PCIバス上にターゲット・アボートを生成することを要求すること無く、PCIマスタによりアサートされるフレーム信号に所定時間内に応答するPCIスレーブを有するPCIブリッジを用いる方法及びシステムを提供する。【解決手段】 PCI/ISAブリッジがコンピュータ・システム内のPCIバスとISAバスとの間に接続される。システム内のPCIマスタがアドレス及びアドレス・パリティ情報をPCIバス上にアサートし、マスタ/スレーブ・トランザクションをPCIバス上で開始する。ブリッジはアドレス及びアドレス・パリティ情報を比較し、アドレス・パリティ・エラーが存在するときにアドレス・パリティ・エラー信号を生成する論理回路を含む。ブリッジは更にPCIスレーブを含み、これがアドレス・パリティ・エラー信号を受信し、それに応答して、もしそのPCIスレーブが装置選択信号をアサートして既にアドレスを要求している場合には、ターゲット・アボート信号を生成する。

Claim (excerpt)：

第1及び第2のバス、並びに該第1のバスに接続されるマスタを有するコンピュータ・システムの該バス間をインタフェースするブリッジであって、該マスタが該第1のバス上にアドレス及びアドレス・パリティ情報をアサートし、該第1のバス上でマスタ/スレーブ・トランザクションを開始するものにおいて、前記アドレス及び前記アドレス・パリティ情報を比較し、アドレス・パリティ・エラーが存在するときに、アドレス・パリティ・エラー信号を生成する論理回路と、前記アドレス・パリティ・エラー信号を受信し、それに応答してターゲット・アボート信号を生成するスレーブと、前記ターゲット・アボート信号が前記第1のバスに転送されるのを阻止する論理回路と、を含む、ブリッジ。

IPC (2)：

G06F 13/36 320 ,  G06F 11/30 320

FI (2)：

G06F 13/36 320 A ,  G06F 11/30 320 B