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J-GLOBAL ID：200903082279137940
PLL回路
Inventor：
,
Applicant, Patent owner：
,
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994061742
Publication number (International publication number)：1995273648
Application date： Mar. 30, 1994
Publication date： Oct. 20, 1995
Summary：
【要約】【目的】入力信号に同期したクロック信号を供給するPLL回路において、上記入力信号の中断時およびこの中断の復旧時の位相・周波数変動を抑制する。【構成】入力信号aの正常時および中断時にそれぞれ対応して誤差信号cと上記中断時直前の正常時の誤差信号を取込み保持した保持信号fとのいずれか一方を選択した信号Qを低域フィルタ2に供給するとともに分周信号Bと保持信号f対応の計数値信号gとのいずれか一方を帰還信号bとして位相比較回路1に帰還するホールドオーバ回路5を備える。
Claim (excerpt)：
予め定めた周波数のパルス列から成る入力信号と帰還信号とを位相比較して位相誤差信号を出力する位相比較器と、前記位相誤差信号を平滑化して電圧制御信号を生成する低域フィルタ回路と、前記電圧制御信号に応答して所定の発振周波数の発振信号を出力する電圧制御発振回路と、前記発振信号の供給を受け所定の分周比で分周して前記帰還信号対応の第1の信号を生成する分周回路とを備えるPLL回路において、前記入力信号の正常時および中断時にそれぞれ対応して前記位相誤差信号と前記中断時直前の正常時の位相誤差信号を取込み保持した保持信号とのいずれか一方を選択して前記低域フィルタに供給するとともに前記第1の信号と前記保持信号から生成した第2の信号とのいずれか一方を前記帰還信号として前記位相比較回路に帰還するホールドオーバ回路を備えることを特徴とするPLL回路。
IPC (4)：
H03L 7/14
, H03L 7/10
, H04L 7/033
, H04L 25/40
H03L 7/10 D
, H04L 7/02 B
