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J-GLOBAL ID：200903082298332738

主記憶制御装置

Inventor： 寺尾 益美 ,  森山 隆志 ,  平光 哲生 ,  岡澤 宏一 ,  梅村 雅也
Applicant, Patent owner： 株式会社日立製作所 ,  日立中部ソフトウェア株式会社 ,  株式会社日立旭エレクトロニクス
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1996097994
Publication number (International publication number)：1997282221
Application date： Apr. 19, 1996
Publication date： Oct. 31, 1997
Summary：

【要約】【課題】 メインメモリへの部分書き込み処理において、メモリの読み出し,データのマージ,書き込みという一連の操作を大幅に削減し、主記憶装置へのアクセスの性能向上を図った主記憶制御装置を提供すること。【解決手段】 アドレスバッファ(26〜29)と比較器(30〜33)とデータバッファ(37〜40)とセレクタマージ制御回路(46)を有する。セレクタマージ制御回路(46)は、複数の比較器(30〜33)における比較の結果、一致するアドレスがあった場合、データバッファのデータと最新の部分書き込みデータとをマージしてライトデータバッファに再保持させ、データバッファのデータ幅がメインメモリのフルライト幅になった場合にメインメモリ(12)に書き込むように制御する。

Claim (excerpt)：

部分書き込み時のアドレスを格納するために並列に設けられた複数のアドレスバッファと、該アドレスバッファの各々と最新の部分書き込みアドレスとを比較する複数の比較器と、部分書き込み時のデータを格納するために、前記アドレスバッファと対応づけられて並列に設けられた複数のデータバッファと、前記複数の比較器における比較の結果に応じてデータのマージを制御するセレクタマージ制御回路を有する主記憶制御装置であって、前記セレクタマージ制御回路は、前記複数の比較器における比較の結果、一致するアドレスがあった場合、該一致したアドレスを格納するアドレスバッファに対応づけられたデータバッファのデータと最新の部分書き込みデータとをマージして前記ライトデータバッファに再保持させるとともに、前記複数の比較器における比較の結果、一致したライトアドレスがない場合、最新のライトアドレスと最新のライトデータをそれぞれ前記複数のライトアドレスバッファのうちの空の一つとライトデータバッファのうちの空の一つに対応づけて格納し、前記データバッファのデータ幅がメインメモリのフルライト幅になった場合にメインメモリに書き込むように制御するものであることを特徴とする主記憶制御装置。

IPC (2)：

G06F 12/00 560 ,  G06F 12/00

FI (2)：

G06F 12/00 560 E ,  G06F 12/00 560 C