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J-GLOBAL ID：200903082329683798

半導体メモリ装置

Inventor： 岩 瀬 平 ,  浅 野 正 通 ,  瀧 沢 誠 ,  石 黒 重 文
Applicant, Patent owner： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992227523
Publication number (International publication number)：1994076590
Application date： Aug. 26, 1992
Publication date： Mar. 18, 1994
Summary：

【要約】 (修正有)【目的】 NAND型メモリセル群を有する装置で、ノイズによる電源電位Vcc・接地電位Vssのゆれ防止。【構成】 NAND型セル群C1〜Cmからのデータがビットラインバイアス回路BBに加えられる。回路BBは入力データに応じた信号VSAを差動アンプSAの一方の入力端に加える。第1ダミーセル群DC1a〜DCnaからの信号と第2ダミーセル群DC1〜DCnからの信号が共にダミービットラインバイアス回路DBBに入力される。回路DBBは2入力信号に応じた基準電位VREFをアンプSAの他方の入力端に加える。回路SAは2入力に基き出力Doutを出力。セル群の各セルのゲートと第1ダミーセル群のゲートとが各選択線に共通に接続され、メモリ群とダミー群とが同一アレイ中に構成されていることから、ノイズによる電源電位と接地電位のゆれは2つのセル群に共通に表われ、結果的に相殺される。

Claim (excerpt)：

各選択ラインに各メモリセルのゲートが接続されたNAND型メモリセル群と、前記メモリセル群を同一のアレー内に構成、配置され、前記各選択ラインに各ゲートが、前記各メモリセルのゲートと共通に接続されたエンハンスメント型トランジスタの複数を有するNAND型の第1ダミーセル群と、前記各メモリセル群のアレー外に配置された第2ダミーセル群と、前記メモリセル群のビットラインに接続されたビットラインバイアス回路と、前記第1ダミーセル群と前記第2ダミーセル群に接続されたダミービットラインに接続されたダミービットラインバイアス回路と、前記ビットラインバイアス回路の出力と前記ダミービットラインバイアス回路段からの基準電圧とを比較して、比較結果を出力する演算回路と、を備えることを特徴とする半導体メモリ装置。

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭63-225998
  
• 特開平3-263693