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J-GLOBAL ID：200903082367354307

半導体装置の製造方法

Inventor： 清利 正弘 ,  青山 知憲 ,  江口 和弘
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1999016025
Publication number (International publication number)：2000216359
Application date： Jan. 25, 1999
Publication date： Aug. 04, 2000
Summary：

【要約】 (修正有)【課題】キャパシタ電極としてSrRuO3からなる電極(SRO膜)を用いた場合におけるリーク電極の増加を抑制すること。【解決手段】下部キャパシタ電極としての非晶質SRO膜14、キャパシタ絶縁膜としてBa(X)Sr(1-X)TiO(3)からなる多結晶BST膜16、上部キャパシタ電極としての非晶質SRO膜17を連続的に形成した後、熱処理により非晶質SRO膜14,17を一括して結晶化する事により、下部キャパシタ電極とキャパシタ絶縁膜との界面を平担にする。

Claim (excerpt)：

下部キャパシタ電極、キャパシタ絶縁膜、上部キャパシタ電極が順次積層されてなるキャパシタを有する半導体装置の製造方法であって、基板上に前記下部キャパシタ電極としての非晶質金属酸化物膜を形成する工程と、この第1非晶質金属酸化物膜上に前記キャパシタ絶縁膜としての金属酸化物膜を形成する工程と、前記非晶質金属酸化物膜を熱処理により結晶化する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (4)：

H01L 27/10 651 ,  H01L 27/04 C ,  H01L 27/10 621 Z ,  H01L 27/10 625 C

F-Term (19)：

5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038EZ14 ,  5F038EZ17 ,  5F038EZ20 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083FR02 ,  5F083GA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA43 ,  5F083JA45 ,  5F083MA06 ,  5F083MA17 ,  5F083PR21 ,  5F083PR33