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J-GLOBAL ID：200903082387445635

順序回路の故障箇所推定方法

Inventor： 石山 敏夫
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 加藤 朝道
Gazette classification：公開公報
Application number (International application number)：1995262431
Publication number (International publication number)：1997080126
Application date： Sep. 14, 1995
Publication date： Mar. 28, 1997
Summary：

【要約】【課題】大規模化、多層配線化するLSI内部の故障を、実際のテスタのパス/フェイル情報と回路接続情報、およびLSI内部の全ラッチの全ベクタに対する期待値情報を用いて分割した組合せ回路毎に故障伝搬経路を推定し故障箇所を絞り込む。【解決手段】実際の故障端子から入出力双方向にトレースを行い組合せ回路を抽出し、論理推定と論理シミュレーションとを組合せ回路の出力境界端子に対して繰返し行うことにより、故障端子からの論理推定だけでは一意に定まらない組合せ回路内部ノードを順次確定し、前記組合せ回路の入力境界での故障伝搬端子状態を推定する。他の組合せ回路の入出力境界値との時間的及び空間的な照合手順により推定の確度をあげつつ順次LSI内部へと遡り、故障箇所を推定する。

Claim (excerpt)：

LSIにおける順序回路をラッチと組合せ回路に分割して故障推定を行なう故障箇所推定方法であって、前記LSIに含まれるラッチのベクタに対する期待値情報と、実際のパス/フェイル出力情報と、前記LSIの回路接続情報と、を用い、前記LSIの実際のフェイル出力ピンから、又はフェイルと推定されるラッチの入力から、入力方向へのトレース、及び該トレースにより得られた入力境界から出力方向、さらに出力境界から入力方向へと、反復的にトレースして、ラッチ出力又は入力端子で構成される入力境界端子と出力境界端子との互いに影響し合う範囲を抽出してなる組合せ回路に対して、フェイルベクタ毎に前記組合せ回路の前記入力境界における故障伝搬推定値を求める工程が、(a)前記抽出された組合せ回路の出力境界端子における故障又は故障推定端子からバックトレースして前記入力境界端子内の故障伝搬可能端子を抽出し、(b)前記故障伝搬可能端子に不定値を与えると共に前記故障伝搬可能端子以外の入力境界の正常端子に正常動作時の期待値を与えて論理シミュレーションを行い、(c)前記論理シミュレーションの結果から前記組合せ回路の内部のノードの状態と不定値を出力している出力境界端子(「不定値出力端子」という)を抽出し、(d)前記不定値出力端子を順次起点として、前記論理シミュレーションにより得られた前記組合せ回路の内部のノードの状態値を用いて不定値のノードの状態の確定を行い、これにより前記入力境界端子の状態を推定する、上記(a)〜(d)の各工程を含むことを特徴とする入力境界の故障伝搬推定方法。

IPC (3)：

G01R 31/28 ,  G01R 31/317 ,  G06F 11/22

FI (3)：

G01R 31/28 F ,  G06F 11/22 ,  G01R 31/28 A