Pat
J-GLOBAL ID：200903082525528172
ヘテロ接合バイポーラ・トランジスタ集積回路の製造方法
Inventor：
,
,
,
,
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1993244000
Publication number (International publication number)：1994232150
Application date： Sep. 03, 1993
Publication date： Aug. 19, 1994
Summary：
【要約】 (修正有)【目的】より簡単な工程で且つ良好な特性のHBT(ヘテロ接合バイポーラ・トランジスタ)集積回路を製造する方法を実現すること。【構成】半絶縁性基板20上にコレクタ用の第1層22を形成し、該第1層の上にベース用の第2層26を形成し、該第2層の上にエミッタ用の第3層32を形成することにより少なくとも3層構造のヘテロ接合バイポーラ・トランジスタ層を形成する。これら第3層、第2層及び第1層にマスク処理、パターン処理及びエッチング処理を順次行うことにより、エミッタ用メサ部、ベース用メサ部、及びコレクタ用メサ部を形成し、これらエミッタ用メサ部、ベース用メサ部及びコレクタ用メサ部の周囲をエッチング処理により除去し、上記半絶縁性基板の表面を露出させ、3つのメサ部上及び該メサ部の周囲の上記半絶縁性基板の表面上に絶縁層を堆積形成する。
Claim (excerpt)：
半絶縁性基板上にコレクタ用の第1層を形成し、該第1層の上にベース用の第2層を形成し、該第2層の上にエミッタ用の第3層を形成することにより少なくとも3層構造のヘテロ接合バイポーラ・トランジスタ層を形成し、上記第3層にマスク処理、パターン処理及びエッチング処理を行うことにより上記第3層を部分的に除去して所定の厚さのエミッタ用メサ部を形成し、該エミッタ用メサ部の周囲の上記第2層にマスク処理、パターン処理及びエッチング処理を行うことにより上記第2層を部分的に除去して所定の厚さのベース用メサ部を形成し、該ベース用メサ部の周囲の上記第1層にマスク処理、パターン処理及びエッチング処理を行うことにより上記第3層を部分的に除去して所定の厚さのコレクタ用メサ部を形成し、上記エミッタ用メサ部、ベース用メサ部及びコレクタ用メサ部の周囲の上記第1層をエッチング処理により除去し、上記半絶縁性基板の表面を露出させ、上記エミッタ用、ベース用及びコレクタ用のメサ部上及び該メサ部の周囲の上記半絶縁性基板の表面上に絶縁層を堆積形成することを特徴とするヘテロ接合バイポーラ・トランジスタ集積回路の製造方法。
IPC (4)：
H01L 21/331
, H01L 29/73
, H01L 27/082
, H01L 29/205
H01L 29/72
, H01L 27/08 101 B
